參數(shù)資料
型號： A54SX16A-2BG208M
廠商： Electronic Theatre Controls, Inc.
元件分類： FPGA
英文描述： SX-A Family FPGAs
中文描述： 的SX - A系列FPGA的
文件頁數(shù)： 70/108頁
文件大?。?/td> 720K
代理商： A54SX16A-2BG208M
SX-A Family FPGAs
2-50
v5.1
Table 2-39
A54SX72A Timing Characteristics
(Worst-Case Commercial Conditions V
CCA
= 2.25 V, V
CCI
= 2.3V, T
J
= 70°C)
Parameter
2.5 V LVCMOS Output Module Timing
1, 2
Description
–3 Speed
–2 Speed
–1 Speed
Std. Speed
–F Speed
Units
Min. Max. Min. Max. Min. Max. Min. Max. Min. Max.
t
DLH
Data-to-Pad Low to High
3.9
4.5
5.1
6.0
8.4
ns
t
DHL
Data-to-Pad High to Low
3.1
3.6
4.1
4.8
6.7
ns
t
DHLS
Data-to-Pad High to Low—low slew
12.7
14.6
16.5
19.4
27.2
ns
t
ENZL
Enable-to-Pad, Z to L
2.4
2.8
3.2
3.7
5.2
ns
t
ENZLS
Data-to-Pad, Z to L—low slew
11.8
13.7
15.5
18.2
25.5
ns
t
ENZH
Enable-to-Pad, Z to H
3.9
4.5
5.1
6.0
8.4
ns
t
ENLZ
Enable-to-Pad, L to Z
2.1
2.5
2.8
3.3
4.7
ns
t
ENHZ
d
TLH3
d
THL3
d
THLS3
Enable-to-Pad, H to Z
3.1
3.6
4.1
4.8
6.7
ns
Delta Low to High
0.031
0.037
0.043
0.051
0.071
ns/pF
Delta High to Low
0.017
0.017
0.023
0.023
0.037
ns/pF
Delta High to Low—low slew
0.057
0.06
0.071
0.086
0.117
ns/pF
Note:
1. Delays based on 35 pF loading.
2. The equivalent IO Attribute settings for 2.5 V LVCMOS is 2.5 V LVTTL in the software.
3. To obtain the slew rate, substitute the appropriate Delta value, load capacitance, and the V
CCI
value into the following equation:
Slew Rate [V/ns] = (0.1*V
CCI
– 0.9*V
CCI)
/ (C
load
* d
T[LH|HL|HLS]
)
where C
load
is the load capacitance driven by the I/O in pF
d
T[LH|HL|HLS]
is the worst case delta value from the datasheet in ns/pF.
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PDF描述
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