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參數資料
| 型號： | A54SX16A-1PQ208I |
| 廠商： | Electronic Theatre Controls, Inc. |
| 英文描述： | LM20144 4A, PowerWise ® Adjustable Frequency Synchronous Buck Regulator; Package: TSSOP EXP PAD; No of Pins: 16; Qty per Container: 2500; Container: Reel |
| 中文描述： | 的SX - A系列FPGA的 |
| 文件頁數： | 41/108頁 |
| 文件大?。?/td> | 720K |
| 代理商： | A54SX16A-1PQ208I |
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SX-A Family FPGAs
v5.1
2-21
Table 2-16
A54SX08A Timing Characteristics
(Worst-Case Commercial Conditions V
CCA
= 2.25 V, V
CCI
= 3.0 V, T
J
= 70°C)
Parameter
Description
–2 Speed
–1 Speed
Std. Speed
–F Speed
Units
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max.
Dedicated (Hardwired) Array Clock Networks
t
HCKH
Input Low to High
(Pad to R-cell Input)
1.3
1.5
1.7
2.6
ns
t
HCKL
Input High to Low
(Pad to R-cell Input)
1.1
1.3
1.5
2.2
ns
t
HPWH
Minimum Pulse Width High
1.6
1.8
2.1
2.9
ns
t
HPWL
Minimum Pulse Width Low
1.6
1.8
2.1
2.9
ns
t
HCKSW
Maximum Skew
0.4
0.5
0.5
0.8
ns
t
HP
Minimum Period
3.2
3.6
4.2
5.8
ns
f
HMAX
Routed Array Clock Networks
Maximum Frequency
313
278
238
172
MHz
t
RCKH
Input Low to High (Light Load)
(Pad to R-cell Input)
0.8
0.9
1.1
1.5
ns
t
RCKL
Input High to Low (Light Load)
(Pad to R-cell Input)
1.1
1.2
1.4
2
ns
t
RCKH
Input Low to High (50% Load)
(Pad to R-cell Input)
0.8
0.9
1.1
1.5
ns
t
RCKL
Input High to Low (50% Load)
(Pad to R-cell Input)
1.1
1.2
1.4
2
ns
t
RCKH
Input Low to High (100% Load)
(Pad to R-cell Input)
1.1
1.2
1.4
1.9
ns
t
RCKL
Input High to Low (100% Load)
(Pad to R-cell Input)
1.2
1.3
1.6
2.2
ns
t
RPWH
Minimum Pulse Width High
1.6
1.8
2.1
2.9
ns
t
RPWL
Minimum Pulse Width Low
1.6
1.8
2.1
2.9
ns
t
RCKSW
Maximum Skew (Light Load)
0.7
0.8
0.9
1.3
ns
t
RCKSW
Maximum Skew (50% Load)
0.7
0.8
0.9
1.3
ns
t
RCKSW
Maximum Skew (100% Load)
0.8
0.9
1.1
1.5
ns
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