tHCKH Input LOW to HIGH (pad to R-C" />
參數(shù)資料
型號： A54SX16-PQ208I
廠商： Microsemi SoC
文件頁數(shù)： 22/64頁
文件大?。?/td> 0K
描述： IC FPGA SX 24K GATES 208-PQFP
標(biāo)準(zhǔn)包裝： 24
系列： SX
LAB/CLB數(shù)： 1452
輸入/輸出數(shù)： 175
門數(shù)： 24000
電源電壓： 3 V ~ 3.6 V，4.75 V ~ 5.25 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 85°C
封裝/外殼： 208-BFQFP
供應(yīng)商設(shè)備封裝： 208-PQFP（28x28）
SX Family FPGAs
v3.2
1-25
Dedicated (Hardwired) Array Clock Network
tHCKH
Input LOW to HIGH (pad to R-Cell input)
1.0
1.1
1.3
1.5
ns
tHCKL
Input HIGH to LOW (pad to R-Cell input)
1.0
1.2
1.4
1.6
ns
tHPWH
Minimum Pulse Width HIGH
1.4
1.6
1.8
2.1
ns
tHPWL
Minimum Pulse Width LOW
1.4
1.6
1.8
2.1
ns
tHCKSW
Maximum Skew
0.1
0.2
ns
tHP
Minimum Period
2.7
3.1
3.6
4.2
ns
fHMAX
Maximum Frequency
350
320
280
240
MHz
Routed Array Clock Networks
tRCKH
Input LOW to HIGH (light load)
(pad to R-Cell input)
1.3
1.5
1.7
2.0
ns
tRCKL
Input HIGH to LOW (light load)
(pad to R-Cell Input)
1.4
1.6
1.8
2.1
ns
tRCKH
Input LOW to HIGH (50% load)
(pad to R-Cell input)
1.4
1.7
1.9
2.2
ns
tRCKL
Input HIGH to LOW (50% load)
(pad to R-Cell input)
1.5
1.7
2.0
2.3
ns
tRCKH
Input LOW to HIGH (100% load)
(pad to R-Cell input)
1.5
1.7
1.9
2.2
ns
tRCKL
Input HIGH to LOW (100% load)
(pad to R-Cell input)
1.5
1.8
2.0
2.3
ns
tRPWH
Min. Pulse Width HIGH
2.1
2.4
2.7
3.2
ns
tRPWL
Min. Pulse Width LOW
2.1
2.4
2.7
3.2
ns
tRCKSW
Maximum Skew (light load)
0.1
0.2
ns
tRCKSW
Maximum Skew (50% load)
0.3
0.4
ns
tRCKSW
Maximum Skew (100% load)
0.3
0.4
ns
TTL Output Module Timing1
tDLH
Data-to-Pad LOW to HIGH
1.6
1.9
2.1
2.5
ns
tDHL
Data-to-Pad HIGH to LOW
1.6
1.9
2.1
2.5
ns
tENZL
Enable-to-Pad, Z to L
2.1
2.4
2.8
3.2
ns
tENZH
Enable-to-Pad, Z to H
2.3
2.7
3.1
3.6
ns
tENLZ
Enable-to-Pad, L to Z
1.4
1.7
1.9
2.2
ns
Table 1-17 A54SX08 Timing Characteristics (Continued)
(Worst-Case Commercial Conditions, VCCR = 4.75 V, VCCA,VCCI = 3.0 V, TJ = 70°C)
Parameter
Description
'–3' Speed
'–2' Speed
'–1' Speed
'Std' Speed
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max.
Units
Note:
1. For dual-module macros, use tPD + tRD1 + tPDn, tRCO + tRD1 + tPDn, or tPD1 + tRD1 + tSUD, whichever is appropriate.
2. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating
device performance. Post-route timing analysis or simulation is required to determine actual worst-case performance. Post-route
timing is based on actual routing delay measurements performed on the device prior to shipment.
相關(guān)PDF資料
PDF描述
A54SX08-1PQG208I IC FPGA SX 12K GATES 208-PQFP
AMM22DTAD-S189 CONN EDGECARD 44POS R/A .156 SLD
A54SX16-1TQ176 IC FPGA SX 24K GATES 176-TQFP
ASM43DRKS CONN EDGECARD 86POS DIP .156 SLD
A54SX16-TQG176I IC FPGA SX 24K GATES 176-TQFP
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A54SX16P-TQ144 功能描述:IC FPGA SX 24K GATES 144-TQFP RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:SX 標(biāo)準(zhǔn)包裝:40 系列:SX-A LAB/CLB數(shù):6036 邏輯元件/單元數(shù):- RAM 位總計(jì):- 輸入/輸出數(shù):360 門數(shù):108000 電源電壓:2.25 V ~ 5.25 V 安裝類型:表面貼裝 工作溫度:0°C ~ 70°C 封裝/外殼:484-BGA 供應(yīng)商設(shè)備封裝:484-FPBGA（27X27）
A54SX16P-TQ144I 功能描述:IC FPGA SX 24K GATES 144-TQFP RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:SX 標(biāo)準(zhǔn)包裝:40 系列:SX-A LAB/CLB數(shù):6036 邏輯元件/單元數(shù):- RAM 位總計(jì):- 輸入/輸出數(shù):360 門數(shù):108000 電源電壓:2.25 V ~ 5.25 V 安裝類型:表面貼裝 工作溫度:0°C ~ 70°C 封裝/外殼:484-BGA 供應(yīng)商設(shè)備封裝:484-FPBGA（27X27）
A54SX16P-TQ144M 功能描述:IC FPGA SX 24K GATES 144-TQFP RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:SX 標(biāo)準(zhǔn)包裝:1 系列:ProASICPLUS LAB/CLB數(shù):- 邏輯元件/單元數(shù):- RAM 位總計(jì):129024 輸入/輸出數(shù):248 門數(shù):600000 電源電壓:2.3 V ~ 2.7 V 安裝類型:表面貼裝 工作溫度:- 封裝/外殼:352-BFCQFP，帶拉桿 供應(yīng)商設(shè)備封裝:352-CQFP（75x75）
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