參數(shù)資料
型號： A54SX16-1PQG208I
廠商： Microsemi SoC
文件頁數(shù)： 62/64頁
文件大?。?/td> 0K
描述： IC FPGA SX 24K GATES 208-PQFP
標準包裝： 24
系列： SX
LAB/CLB數(shù)： 1452
輸入/輸出數(shù)： 175
門數(shù)： 24000
電源電壓： 3 V ~ 3.6 V，4.75 V ~ 5.25 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 85°C
封裝/外殼： 208-BFQFP
供應(yīng)商設(shè)備封裝： 208-PQFP（28x28）
SX Family FPGAs
v3.2
1-3
Chip Architecture
The SX family chip architecture provides a unique
approach to module organization and chip routing that
delivers the best register/logic mix for a wide variety of
new and emerging applications.
Module Organization
Actel has arranged all C-cell and R-cell logic modules into
horizontal banks called clusters. There are two types of
clusters: Type 1 contains two C-cells and one R-cell, while
Type 2 contains one C-cell and two R-cells.
To increase design efficiency and device performance,
Actel
has
further
organized
these
modules
into
SuperClusters (Figure 1-4). SuperCluster 1 is a two-wide
grouping of Type 1 clusters. SuperCluster 2 is a two-wide
group containing one Type 1 cluster and one Type 2
cluster. SX devices feature more SuperCluster 1 modules
than SuperCluster 2 modules because designers typically
require significantly more combinatorial logic than flip-
flops.
Figure 1-3
C-Cell
Figure 1-4
Cluster Organization
D0
D1
D2
D3
DB
A0
B0
A1
B1
Sa
Sb
Y
Type 1 SuperCluster
Type 2 SuperCluster
Cluster 1
Cluster 2
Cluster 1
R-Cell
C-Cell
D0
D1
D2
D3
DB
A0
B0
A1
B1
Sa
Sb
Y
Direct
Connect
Input
CLKA, CLKB,
Internal Logic
HCLK
CKS
CKP
CLRB
PSETB
Y
DQ
Routed Data Input
S0
S1
相關(guān)PDF資料
PDF描述
AT24HC02B-TH-T IC EEPROM 2KBIT 1MHZ 8TSSOP
A54SX16-2PQ208 IC FPGA SX 24K GATES 208-PQFP
RMA49DTMN CONN EDGECARD 98POS R/A .125 SLD
10326-32J0-000 JUNCTION SHELL 26POS BIEGE
RSA49DTMH CONN EDGECARD 98POS R/A .125 SLD
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參數(shù)描述
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