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參數(shù)資料
| 型號： | A54SX08-VQ100 |
| 廠商： | Microsemi SoC |
| 文件頁數(shù)： | 27/64頁 |
| 文件大小： | 0K |
| 描述： | IC FPGA SX 12K GATES 100-VQFP |
| 標準包裝： | 90 |
| 系列： | SX |
| LAB/CLB數(shù)： | 768 |
| 輸入/輸出數(shù)： | 81 |
| 門數(shù)： | 12000 |
| 電源電壓： | 3 V ~ 3.6 V，4.75 V ~ 5.25 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 70°C |
| 封裝/外殼： | 100-TQFP |
| 供應(yīng)商設(shè)備封裝： | 100-VQFP（14x14） |
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SX Family FPGAs
v3.2
1-29
Dedicated (Hardwired) Array Clock Network
tHCKH
Input LOW to HIGH (pad to R-Cell input)
1.2
1.4
1.5
1.8
ns
tHCKL
Input HIGH to LOW (pad to R-Cell input)
1.2
1.4
1.6
1.9
ns
tHPWH
Minimum Pulse Width HIGH
1.4
1.6
1.8
2.1
ns
tHPWL
Minimum Pulse Width LOW
1.4
1.6
1.8
2.1
ns
tHCKSW
Maximum Skew
0.2
0.3
ns
tHP
Minimum Period
2.7
3.1
3.6
4.2
ns
fHMAX
Maximum Frequency
350
320
280
240
MHz
Routed Array Clock Networks
tRCKH
Input LOW to HIGH (light load)
(pad to R-Cell input)
1.61.8
2.12.5
ns
tRCKL
Input HIGH to LOW (Light Load)
(pad to R-Cell input)
1.82.0
2.32.7
ns
tRCKH
Input LOW to HIGH (50% load)
(pad to R-Cell input)
1.82.1
2.52.8
ns
tRCKL
Input HIGH to LOW (50% load)
(pad to R-Cell input)
2.02.2
2.53.0
ns
tRCKH
Input LOW to HIGH (100% load)
(pad to R-Cell input)
1.82.1
2.42.8
ns
tRCKL
Input HIGH to LOW (100% load)
(pad to R-Cell input)
2.02.2
2.53.0
ns
tRPWH
Min. Pulse Width HIGH
2.1
2.4
2.7
3.2
ns
tRPWL
Min. Pulse Width LOW
2.1
2.4
2.7
3.2
ns
tRCKSW
Maximum Skew (light load)
0.5
0.7
ns
tRCKSW
Maximum Skew (50% load)
0.5
0.6
0.7
0.8
ns
tRCKSW
Maximum Skew (100% load)
0.5
0.6
0.7
0.8
ns
TTL Output Module Timing
tDLH
Data-to-Pad LOW to HIGH
2.4
2.8
3.1
3.7
ns
tDHL
Data-to-Pad HIGH to LOW
2.3
2.9
3.2
3.8
ns
tENZL
Enable-to-Pad, Z to L
3.0
3.4
3.9
4.6
ns
tENZH
Enable-to-Pad, Z to H
3.3
3.8
4.3
5.0
ns
tENLZ
Enable-to-Pad, L to Z
2.3
2.7
3.0
3.5
ns
tENHZ
Enable-to-Pad, H to Z
2.8
3.2
3.7
4.3
ns
Table 1-19 A54SX16P Timing Characteristics (Continued)
(Worst-Case Commercial Conditions, VCCR = 4.75 V, VCCA,VCCI = 3.0 V, TJ = 70°C)
Parameter
Description
'–3' Speed
'–2' Speed
'–1' Speed
'Std' Speed
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max.
Units
Note:
1. For dual-module macros, use tPD + tRD1 + tPDn, tRCO + tRD1 + tPDn, or tPD1 + tRD1 + tSUD, whichever is appropriate.
2. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating
device performance. Post-route timing analysis or simulation is required to determine actual worst-case performance. Post-route
timing is based on actual routing delay measurements performed on the device prior to shipment.
3. Delays based on 10 pF loading.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| RSA44DTMT | CONN EDGECARD 88POS R/A .125 SLD |
| A54SX08-VQG100 | IC FPGA SX 12K GATES 100-VQFP |
| A54SX08-PLG84 | IC FPGA SX 12K GATES 84-PLCC |
| A54SX08-PL84 | IC FPGA SX 12K GATES 84-PLCC |
| M1AFS250-1QNG180I | IC FPGA 2MB FLASH 250K 180-QFN |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| A54SX08-VQ100I | 功能描述:IC FPGA SX 12K GATES 100-VQFP RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:SX 標準包裝:40 系列:SX-A LAB/CLB數(shù):6036 邏輯元件/單元數(shù):- RAM 位總計:- 輸入/輸出數(shù):360 門數(shù):108000 電源電壓:2.25 V ~ 5.25 V 安裝類型:表面貼裝 工作溫度:0°C ~ 70°C 封裝/外殼:484-BGA 供應(yīng)商設(shè)備封裝:484-FPBGA（27X27） |
| A54SX08-VQ100M | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field Programmable Gate Array (FPGA) |
| A54SX08-VQ208 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:54SX Family FPGAs |
| A54SX08-VQ208I | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:54SX Family FPGAs |
| A54SX08-VQ208M | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:54SX Family FPGAs |
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