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參數(shù)資料
| 型號： | A54SX08-TQG176I |
| 廠商： | Microsemi SoC |
| 文件頁數(shù)： | 18/64頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA SX 12K GATES 176-TQFP |
| 標準包裝： | 40 |
| 系列： | SX |
| LAB/CLB數(shù)： | 768 |
| 輸入/輸出數(shù)： | 128 |
| 門數(shù)： | 12000 |
| 電源電壓： | 3 V ~ 3.6 V，4.75 V ~ 5.25 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 176-LQFP |
| 供應商設備封裝： | 176-TQFP（24x24） |
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SX Family FPGAs
v3.2
1-21
SX Timing Model
Hardwired Clock
External Setup = tINY + tIRD1 + tSUD – tHCKH
= 1.5 + 0.3 + 0.5 – 1.0 = 1.3 ns
EQ 1-15
Clock-to-Out (Pin-to-Pin)
=t+ tRCO + tRD1 + tDHL
= 1.0 + 0.8 + 0.3 + 1.6 = 3.7 ns
EQ 1-16
Routed Clock
External Setup = tINY + tIRD1 + tSUD – tRCKH
= 1.5 + 0.3 + 0.5 – 1.5 = 0.8 ns
EQ 1-17
Clock-to-Out (Pin-to-Pin)
=tRCKH + tRCO + tRD1 + tDHL
= 1.52+ 0.8 + 0.3 + 1.6 = 4.2 ns
EQ 1-18
Note: Values shown for A54SX08-3, worst-case commercial conditions.
Figure 1-12 SX Timing Model
DQ
Routed
Clock
F
MAX = 250 MHz
t
RCKH = 1.5 ns (100% Load)
t
INY = 1.5 ns
Output Delays
Input Delays
I/O Module
Combinatorial Cell
Register Cell
I/O Module
Hardwired
Clock
DQ
Predicted
Routing
Delays
t
IRD2 = 0.6 ns
t
PD = 0.6 ns
t
RD1 = 0.3 ns
t
RD4 = 1.0 ns
t
RD8 = 1.9 ns
t
DLH = 1.6 ns
t
DHL = 1.6 ns
F
HMAX = 320 MHz
t
HCKH = 1.0 ns
t
RCO = 0.8 ns
t
RD1 = 0.3 ns
t
ENZH = 2.3 ns
Internal Delays
t
RD1 = 0.3 ns
t
SUD = 0.5 ns
t
HD = 0.0 ns
Register Cell
t
RCO = 0.8 ns
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