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參數(shù)資料
| 型號： | A42MX36-CQ208 |
| 英文描述： | Field Programmable Gate Array (FPGA) |
| 中文描述： | 現(xiàn)場可編程門陣列（FPGA） |
| 文件頁數(shù)： | 60/116頁 |
| 文件大?。?/td> | 3110K |
| 代理商： | A42MX36-CQ208 |
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40MX and 42MX FPGA Families
60
v5.0
A42MX24 Timing Characteristics (Nominal 5.0V Operation)
(continued)
(Worst-Case Commercial Conditions, V
CC
= 4.75V, T
J
= 70
°
C)
‘–
3
’
Speed
‘–
2
’
Speed
‘–
1
’
Speed
‘
Std
’
Speed
‘–
F
’
Speed
Parameter Description
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max.
Units
TTL Output Module Timing
1
t
DLH
Data-to-Pad HIGH
2.4
2.7
3.1
3.6
5.1
ns
t
DHL
Data-to-Pad LOW
2.8
3.2
3.6
4.2
5.9
ns
t
ENZH
Enable Pad Z to HIGH
2.5
2.8
3.2
3.8
5.3
ns
t
ENZL
Enable Pad Z to LOW
2.8
3.1
3.5
4.2
5.9
ns
t
ENHZ
Enable Pad HIGH to Z
5.2
5.7
6.5
7.6
10.7
ns
t
ENLZ
Enable Pad LOW to Z
4.8
5.3
6.0
7.1
9.9
ns
t
GLH
G-to-Pad HIGH
2.9
3.2
3.6
4.3
6.0
ns
t
GHL
G-to-Pad LOW
2.9
3.2
3.6
4.3
6.0
ns
t
LSU
I/O Latch Output Set-Up
0.5
0.5
0.6
0.7
1.0
ns
t
LH
I/O Latch Output Hold
0.0
0.0
0.0
0.0
0.0
ns
t
LCO
I/O Latch Clock-to-Out (Pad-to-Pad)
32 I/O
5.6
6.1
6.9
8.1
11.4
ns
t
ACO
Array Latch Clock-to-Out
(Pad-to-Pad)
32 I/O
10.6
11.8
13.4
15.7
22.0
ns
d
TLH2
d
THL2
CMOS Output Module Timing
1
Capacitive Loading, LOW to HIGH
0.04
0.04
0.04
0.05
0.07
ns/pF
Capacitive Loading, HIGH to LOW
0.03
0.03
0.03
0.04
0.06
ns/pF
t
DLH
Data-to-Pad HIGH
3.1
3.5
3.9
4.6
6.4
ns
t
DHL
Data-to-Pad LOW
2.4
2.6
3.0
3.5
4.9
ns
t
ENZH
Enable Pad Z to HIGH
2.5
2.8
3.2
3.8
5.3
ns
t
ENZL
Enable Pad Z to LOW
2.8
3.1
3.5
4.2
5.8
ns
t
ENHZ
Enable Pad HIGH to Z
5.2
5.7
6.5
7.6
10.7
ns
t
ENLZ
Enable Pad LOW to Z
4.8
5.3
6.0
7.1
9.9
ns
t
GLH
G-to-Pad HIGH
4.9
5.4
6.2
7.2
10.1
ns
t
GHL
G-to-Pad LOW
4.9
5.4
6.2
7.2
10.1
ns
t
LSU
I/O Latch Set-Up
0.5
0.5
0.6
0.7
1.0
ns
t
LH
I/O Latch Hold
0.0
0.0
0.0
0.0
0.0
ns
t
LCO
I/O Latch Clock-to-Out (Pad-to-Pad)
32 I/O
5.5
6.1
6.9
8.1
11.3
ns
t
ACO
Array Latch Clock-to-Out
(Pad-to-Pad)
32 I/O
10.6
11.8
13.4
15.7
22.0
ns
d
TLH2
d
THL2
Notes:
1.
2.
Capacitive Loading, LOW to HIGH
0.04
0.04
0.04
0.05
0.07
ns/pF
Capacitive Loading, HIGH to LOW
0.03
0.03
0.03
0.04
0.06
ns/pF
Delays based on 35 pF loading.
Slew rates measured from 10% to 90% V
CCI
.
相關PDF資料 |
PDF描述 |
|---|---|
| A42MX36-CQ208B | Field Programmable Gate Array (FPGA) |
| A42MX36-CQ208M | Field Programmable Gate Array (FPGA) |
| A42MX36-CQ256 | Field Programmable Gate Array (FPGA) |
| A42MX36-CQ256B | Field Programmable Gate Array (FPGA) |
| A42MX36-CQ256M | Field Programmable Gate Array (FPGA) |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| A42MX36-CQ208B | 功能描述:IC FPGA MX SGL CHIP 54K 208-CQFP RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:MX 標準包裝:1 系列:ProASICPLUS LAB/CLB數(shù):- 邏輯元件/單元數(shù):- RAM 位總計:129024 輸入/輸出數(shù):248 門數(shù):600000 電源電壓:2.3 V ~ 2.7 V 安裝類型:表面貼裝 工作溫度:- 封裝/外殼:352-BFCQFP，帶拉桿 供應商設備封裝:352-CQFP（75x75） |
| A42MX36-CQ208M | 制造商:Microsemi Corporation 功能描述:FPGA 54K GATES 1184 CELLS 79MHZ/131MHZ 0.45UM 3.3V/5V 208CQF - Trays 制造商:Microsemi Corporation 功能描述:IC FPGA 176 I/O 208CQFP 制造商:Microsemi Corporation 功能描述:IC FPGA MX SGL CHIP 54K 208-CQFP |
| A42MX36-CQ256 | 功能描述:IC FPGA MX SGL CHIP 54K 256-CQFP RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:MX 標準包裝:1 系列:ProASICPLUS LAB/CLB數(shù):- 邏輯元件/單元數(shù):- RAM 位總計:129024 輸入/輸出數(shù):248 門數(shù):600000 電源電壓:2.3 V ~ 2.7 V 安裝類型:表面貼裝 工作溫度:- 封裝/外殼:352-BFCQFP，帶拉桿 供應商設備封裝:352-CQFP（75x75） |
| A42MX36-CQ256B | 功能描述:IC FPGA MX SGL CHIP 54K 256-CQFP RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:MX 標準包裝:1 系列:ProASICPLUS LAB/CLB數(shù):- 邏輯元件/單元數(shù):- RAM 位總計:129024 輸入/輸出數(shù):248 門數(shù):600000 電源電壓:2.3 V ~ 2.7 V 安裝類型:表面貼裝 工作溫度:- 封裝/外殼:352-BFCQFP，帶拉桿 供應商設備封裝:352-CQFP（75x75） |
| A42MX36-CQ256M | 制造商:Microsemi Corporation 功能描述:FPGA 54K GATES 1184 CELLS 79MHZ/131MHZ 0.45UM 3.3V/5V 256CQF - Trays 制造商:Microsemi Corporation 功能描述:IC FPGA 202 I/O 256CQFP |
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