參數(shù)資料
型號(hào)： A42MX36-3PL100I
廠(chǎng)商： Electronic Theatre Controls, Inc.
英文描述： Hex Inverters 14-SOIC -40 to 85
中文描述： 40MX和42MX FPGA系列
文件頁(yè)數(shù)： 52/123頁(yè)
文件大小： 854K
代理商： A42MX36-3PL100I
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40MX and 42MX FPGA Families
1-46
v6.0
Input Module Predicted Routing Delays
1
t
IRD1
FO=1 Routing Delay
2.9
3.3
3.8
4.5
6.3
ns
t
IRD2
FO=2 Routing Delay
3.6
4.2
4.8
5.6
7.8
ns
t
IRD3
FO=3 Routing Delay
4.4
5.0
5.7
6.7
9.4
ns
t
IRD4
FO=4 Routing Delay
5.1
5.9
6.7
7.8
11.0
ns
t
IRD8
Global Clock Network
FO=8 Routing Delay
8.0
9.3
10.5
12.4
17.2
ns
t
CKH
Input LOW to HIGH
FO = 16
FO = 128
6.4
6.4
7.4
7.4
8.4
8.4
9.9
9.9
13.8
13.8
ns
t
CKL
Input HIGH to LOW
FO = 16
FO = 128
6.8
6.8
7.8
7.8
8.9
8.9
10.4
10.4
14.6
14.6
ns
t
PWH
Minimum Pulse
Width HIGH
FO = 16
FO = 128
3.1
3.3
3.6
3.8
4.1
4.3
4.8
5.1
6.7
7.1
ns
t
PWL
Minimum Pulse
Width LOW
FO = 16
FO = 128
3.1
3.3
3.6
3.8
4.1
4.3
4.8
5.1
6.7
7.1
ns
t
CKSW
Maximum Skew
FO = 16
FO = 128
0.6
0.8
0.6
0.9
0.7
1.0
0.8
1.2
1.2
1.6
ns
t
P
Minimum Period
FO = 16
FO = 128
6.5
6.8
7.5
7.8
8.5
8.9
10.1
10.4
14.1
14.6
ns
f
MAX
Maximum Frequency
FO = 16
FO = 128
113
109
105
101
96
92
83
80
50
48
MHz
TTL Output Module Timing
4
t
DLH
Data-to-Pad HIGH
4.7
5.4
6.1
7.2
10.0
ns
t
DHL
Data-to-Pad LOW
5.6
6.4
7.3
8.6
12.0
ns
t
ENZH
Enable Pad Z to HIGH
5.2
6.0
6.9
8.1
11.3
ns
t
ENZL
Enable Pad Z to LOW
6.6
7.6
8.6
10.1
14.1
ns
t
ENHZ
Enable Pad HIGH to Z
11.1
12.8
14.5
17.1
23.9
ns
t
ENLZ
Enable Pad LOW to Z
8.2
9.5
10.7
12.6
17.7
ns
d
TLH
Delta LOW to HIGH
0.03
0.03
0.04
0.04
0.06
ns/pF
d
THL
Delta HIGH to LOW
0.04
0.04
0.05
0.06
0.08
ns/pF
Table 31
A40MX04 Timing Characteristics (Nominal 3.3V Operation) (Continued)
(Worst-Case Commercial Conditions, V
CC
= 3.0V, T
J
= 70°C)
‘–3’ Speed
‘–2’ Speed
‘–1’ Speed
‘Std’ Speed
‘–F’ Speed
Units
Parameter Description
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max.
Notes:
1. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating
device performance. Post-route timing analysis or simulation is required to determine actual performance.
2. Set-up times assume fanout of 3. Further testing information can be obtained from the Timer utility.
3. The hold time for the DFME1A macro may be greater than 0 ns. Use the Timer tool from the Designer software to check the hold
time for this macro.
4. Delays based on 35 pF loading.
相關(guān)PDF資料
PDF描述
A42MX36-3PL100M Hex Inverters 14-PDIP -40 to 85
A42MX36-3PQ100ES 40MX and 42MX FPGA Families
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A42MX36-3PQ100M Hex Inverters 14-SO -40 to 85
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A42MX36-3PQ208I 功能描述:IC FPGA MX SGL CHIP 54K 208-PQFP RoHS:否 類(lèi)別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門(mén)陣列） 系列:MX 標(biāo)準(zhǔn)包裝:1 系列:ProASICPLUS LAB/CLB數(shù):- 邏輯元件/單元數(shù):- RAM 位總計(jì):129024 輸入/輸出數(shù):248 門(mén)數(shù):600000 電源電壓:2.3 V ~ 2.7 V 安裝類(lèi)型:表面貼裝 工作溫度:- 封裝/外殼:352-BFCQFP，帶拉桿 供應(yīng)商設(shè)備封裝:352-CQFP（75x75）
A42MX36-3PQ240 功能描述:IC FPGA MX SGL CHIP 54K 240-PQFP RoHS:否 類(lèi)別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門(mén)陣列） 系列:MX 標(biāo)準(zhǔn)包裝:1 系列:ProASICPLUS LAB/CLB數(shù):- 邏輯元件/單元數(shù):- RAM 位總計(jì):129024 輸入/輸出數(shù):248 門(mén)數(shù):600000 電源電壓:2.3 V ~ 2.7 V 安裝類(lèi)型:表面貼裝 工作溫度:- 封裝/外殼:352-BFCQFP，帶拉桿 供應(yīng)商設(shè)備封裝:352-CQFP（75x75）
A42MX36-3PQ240I 功能描述:IC FPGA MX SGL CHIP 54K 240-PQFP RoHS:否 類(lèi)別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門(mén)陣列） 系列:MX 標(biāo)準(zhǔn)包裝:1 系列:ProASICPLUS LAB/CLB數(shù):- 邏輯元件/單元數(shù):- RAM 位總計(jì):129024 輸入/輸出數(shù):248 門(mén)數(shù):600000 電源電壓:2.3 V ~ 2.7 V 安裝類(lèi)型:表面貼裝 工作溫度:- 封裝/外殼:352-BFCQFP，帶拉桿 供應(yīng)商設(shè)備封裝:352-CQFP（75x75）
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