參數(shù)資料
    

    


    


    
型號：
A42MX36-2VQ100I

    

    
廠商：
Electronic Theatre Controls, Inc.

    

    
英文描述：
Dual D-Type Positive-Edge-Triggered Flip-Flops With Clear and Preset 14-TSSOP -40 to 85

    

    
中文描述：
40MX和42MX FPGA系列

    

    
文件頁數(shù)：
74/123頁

    

    
文件大?。?/td>
854K

    

    
代理商：
A42MX36-2VQ100I


    

    

    

	
    
    
    

    
    
	
    40MX and 42MX FPGA Families
    1-68
    v6.0
    TTL Output Module Timing
    5
     (Continued)
    t
    LH
    I/O Latch Output Hold
    0.0
    0.0
    0.0
    0.0
    0.0
    ns
    t
    LCO
    I/O Latch Clock-to-Out 
    (Pad-to-Pad) 32 I/O
    7.7
    8.5
    9.6
    11.3
    15.9
    ns
    t
    ACO
    Array Latch Clock-to-Out 
    (Pad-to-Pad) 32 I/O
    14.8
    16.5
    18.7
    22.0
    30.8
    ns
    d
    TLH
    Capacitive Loading, LOW to HIGH
    0.05
    0.05
    0.06
    0.07
    0.10
    ns/pF
    d
    THL
    CMOS Output Module Timing
    5
    Capacitive Loading, HIGH to LOW
    0.04
    0.04
    0.05
    0.06
    0.08
    ns/pF
    t
    DLH
    Data-to-Pad HIGH 
    4.8
    5.3
    5.5
    6.4
    9.0
    ns
    t
    DHL
    Data-to-Pad LOW 
    3.5
    3.9
    4.1
    4.9
    6.8
    ns
    t
    ENZH
    Enable Pad Z to HIGH
    3.6
    4.0
    4.5
    5.3
    7.4
    ns
    t
    ENZL
    Enable Pad Z to LOW
    3.4
    4.0
    5.0
    5.8
    8.2
    ns
    t
    ENHZ
    Enable Pad HIGH to Z
    7.2
    8.0
    9.0
    10.7
    14.9
    ns
    t
    ENLZ
    Enable Pad LOW to Z
    6.7
    7.5
    8.5
    9.9
    13.9
    ns
    t
    GLH
    G-to-Pad HIGH
    6.8
    7.6
    8.6
    10.1
    14.2
    ns
    t
    GHL
    G-to-Pad LOW
    6.8
    7.6
    8.6
    10.1
    14.2
    ns
    t
    LSU
    I/O Latch Set-Up
    0.7
    0.7
    0.8
    1.0
    1.4
    ns
    t
    LH
    I/O Latch Hold
    0.0
    0.0
    0.0
    0.0
    0.0
    ns
    t
    LCO
    I/O Latch Clock-to-Out 
    (Pad-to-Pad) 32 I/O
    7.7
    8.5
    9.6
    11.3
    15.9
    ns
    t
    ACO
    Array Latch Clock-to-Out 
    (Pad-to-Pad) 32 I/O
    14.8
    16.5
    18.7
    22.0
    30.8
    ns
    d
    TLH
    Capacitive Loading, LOW to HIGH
    0.05
    0.05
    0.06
    0.07
    0.10
    ns/pF
    d
    THL
    Capacitive Loading, HIGH to LOW
    0.04
    0.04
    0.05
    0.06
    0.08
    ns/pF
    t
    HEXT
    Input Latch External
    Hold 
    FO=32
    FO=486
    3.9
    4.6
    4.3
    5.2
    4.9
    5.8
    5.7
    6.9
    8.1
    9.6
    ns
    ns
    t
    P
    Minimum Period
    (1/f
    MAX
    )
    FO=32
    FO=486
    7.8
    8.6
    8.7
    9.5
    9.5
    10.4
    10.8
    11.9
    18.2
    19.9
    ns
    ns
    Table 37 
    A42MX24 Timing Characteristics (Nominal 3.3V Operation) (Continued)
    (Worst-Case Commercial Conditions, V
    CCA
     = 3.0V, T
    J
     = 70°C)
    ‘–3’ Speed
    ‘–2’Speed
    ‘–1’ Speed
    ‘Std’ Speed
    ‘–F’ Speed
    Units
    Parameter Description
    Min.
    Max.
    Min.
    Max.
    Min.
    Max.
    Min.
    Max.
    Min.
    Max.
    Notes:
    1. For dual-module macros, use t
    PD1
     + t
    RD1
     + t
    PDn
    , t
    CO
     + t
    RD1
     + t
    PDn
    , or t
    PD1
     + t
    RD1
     + t
    SUD
    , whichever is appropriate.
    2. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating
    device performance.   Post-route timing analysis or simulation is required to determine actual performance. 
    3. Data applies to macros based on the S-module. Timing parameters for sequential macros constructed from C-modules can be
    obtained from the Timer utility.
    4. Set-up and hold timing parameters for the Input Buffer Latch are defined with respect to the PAD and the D input. External setup/
    hold timing parameters must account for delay from an external PAD signal to the G inputs. Delay from an external PAD signal to
    the G input subtracts (adds) to the internal setup (hold) time.
    5. Delays based on 35 pF loading.
    
    
    
    
    
    


    


    

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A42MX36-3BG272
功能描述:IC FPGA MX SGL CHIP 54K 272-PBGA RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:MX 標準包裝:1 系列:ProASICPLUS LAB/CLB數(shù):- 邏輯元件/單元數(shù):- RAM 位總計:129024 輸入/輸出數(shù):248 門數(shù):600000 電源電壓:2.3 V ~ 2.7 V 安裝類型:表面貼裝 工作溫度:- 封裝/外殼:352-BFCQFP，帶拉桿 供應商設備封裝:352-CQFP（75x75）

    

    
A42MX36-3BG272I
功能描述:IC FPGA MX SGL CHIP 54K 272-PBGA RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:MX 標準包裝:1 系列:ProASICPLUS LAB/CLB數(shù):- 邏輯元件/單元數(shù):- RAM 位總計:129024 輸入/輸出數(shù):248 門數(shù):600000 電源電壓:2.3 V ~ 2.7 V 安裝類型:表面貼裝 工作溫度:- 封裝/外殼:352-BFCQFP，帶拉桿 供應商設備封裝:352-CQFP（75x75）

    

    
A42MX36-3BGG272
功能描述:IC FPGA MX SGL CHIP 54K 272-PBGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:MX 標準包裝:1 系列:ProASICPLUS LAB/CLB數(shù):- 邏輯元件/單元數(shù):- RAM 位總計:129024 輸入/輸出數(shù):248 門數(shù):600000 電源電壓:2.3 V ~ 2.7 V 安裝類型:表面貼裝 工作溫度:- 封裝/外殼:352-BFCQFP，帶拉桿 供應商設備封裝:352-CQFP（75x75）

    

    
A42MX36-3BGG272I
功能描述:IC FPGA MX SGL CHIP 54K 272-PBGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:MX 標準包裝:1 系列:ProASICPLUS LAB/CLB數(shù):- 邏輯元件/單元數(shù):- RAM 位總計:129024 輸入/輸出數(shù):248 門數(shù):600000 電源電壓:2.3 V ~ 2.7 V 安裝類型:表面貼裝 工作溫度:- 封裝/外殼:352-BFCQFP，帶拉桿 供應商設備封裝:352-CQFP（75x75）

    

    
A42MX36-3PQ208
功能描述:IC FPGA MX SGL CHIP 54K 208-PQFP RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:MX 標準包裝:1 系列:ProASICPLUS LAB/CLB數(shù):- 邏輯元件/單元數(shù):- RAM 位總計:129024 輸入/輸出數(shù):248 門數(shù):600000 電源電壓:2.3 V ~ 2.7 V 安裝類型:表面貼裝 工作溫度:- 封裝/外殼:352-BFCQFP，帶拉桿 供應商設備封裝:352-CQFP（75x75）

    

    
    
    
    
	
    	
    
    
     
     
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                                    *型號
                                    *數(shù)量
                                    廠商
                                    批號
                                    封裝
                                  
    
                                    
                                
                                
    
                                    
                                        
    
                                            
                                            
                                        
    
                                        		
                                     
                                    
                                        
    
                                        		
                                    
                                        
    
                                        		
                                    
                                        
    
                                        		
                                    
                                        
    
                                        		
                                  
    
                                  
                                   
                                    
                            
    
                             
                             
							                            
    
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    我的聯(lián)系方式
    
                     
                     
                       
    
                                
                                
                                
    
                                    
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