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      參數(shù)資料
      

      


      


      
型號(hào)：
A42MX24-2PL100M

      

      
廠商：
Electronic Theatre Controls, Inc.

      

      
英文描述：
Octal Edge-Triggered D-Type Flip-Flops With 3-State Outputs 20-TSSOP -40 to 85

      

      
中文描述：
40MX和42MX FPGA系列

      

      
文件頁數(shù)：
47/123頁

      

      
文件大?。?/td>
854K

      

      
代理商：
A42MX24-2PL100M


      

      

      

	
      
    
    

    
      
	
      40MX and 42MX FPGA Families
      v6.0
      1-41
      CMOS Output Module Timing
      4
      t
      DLH
      Data-to-Pad HIGH
      5.5
      6.4
      7.2
      8.5
      11.9
      ns
      t
      DHL
      Data-to-Pad LOW
      4.8
      5.5
      6.2
      7.3
      10.2
      ns
      t
      ENZH
      Enable Pad Z to HIGH
      4.7
      5.5
      6.2
      7.3
      10.2
      ns
      t
      ENZL
      Enable Pad Z to LOW
      6.8
      7.9
      8.9
      10.5
      14.7
      ns
      t
      ENHZ
      Enable Pad HIGH to Z
      11.1
      12.8
      14.5
      17.1
      23.9
      ns
      t
      ENLZ
      Enable Pad LOW to Z
      8.2
      9.5
      10.7
      12.6
      17.7
      ns
      d
      TLH
      Delta LOW to HIGH
      0.05
      0.05
      0.06
      0.07
      0.10
      ns/pF
      d
      THL
      Delta HIGH to LOW
      0.03
      0.03
      0.04
      0.04
      0.06
      ns/pF
      Table 29 
      A40MX02 Timing Characteristics (Nominal 3.3V Operation) (Continued)
      (Worst-Case Commercial Conditions, V
      CC
       = 3.0V, T
      J
       = 70°C)
      ‘–3’ Speed
      ‘–2’ Speed
      ‘–1’ Speed
      ‘Std’ Speed
      ‘–F’ Speed
      Parameter Description
      Min.
      Max.
      Min.
      Max.
      Min.
      Max.
      Min.
      Max.
      Min.
      Max. Units
      Notes:
      1. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating
      device performance.   Post-route timing analysis or simulation is required to determine actual performance. 
      2. Set-up times assume fanout of 3. Further testing information can be obtained from the Timer utility.
      3. The hold time for the DFME1A macro may be greater than 0 ns. Use the Timer tool from the Designer software to check the hold
      time for this macro.
      4. Delays based on 35 pF loading.
      
    
      
    
    
      


      


      

      相關(guān)PDF資料
      		

      PDF描述
      		

      
      

      
A42MX24-2PQ100I
40MX and 42MX FPGA Families

      

      
A42MX24-FBG100A
Octal Bus Transceivers With 3-State Outputs 20-TSSOP -40 to 85

      

      
A42MX24-FBG100B
Octal Bus Transceivers With 3-State Outputs 20-TSSOP -40 to 85

      

      
A42MX24-FBG100ES
Octal Bus Transceivers With 3-State Outputs 20-TSSOP -40 to 85

      

      
A42MX24-FBG100I
Octal Bus Transceivers With 3-State Outputs 20-TSSOP -40 to 85

      

      

      

      


      


      

      相關(guān)代理商/技術(shù)參數(shù)
      		

      參數(shù)描述
      		

      
      

      
A42MX24-2PL84
功能描述:IC FPGA MX SGL CHIP 36K 84-PLCC RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門陣列） 系列:MX 產(chǎn)品培訓(xùn)模塊:Three Reasons to Use FPGA's in Industrial Designs
	Cyclone IV FPGA Family Overview 特色產(chǎn)品:Cyclone? IV FPGAs 標(biāo)準(zhǔn)包裝:60 系列:CYCLONE® IV GX LAB/CLB數(shù):9360 邏輯元件/單元數(shù):149760 RAM 位總計(jì):6635520 輸入/輸出數(shù):270 門數(shù):- 電源電壓:1.16 V ~ 1.24 V 安裝類型:表面貼裝 工作溫度:0°C ~ 85°C 封裝/外殼:484-BGA 供應(yīng)商設(shè)備封裝:484-FBGA（23x23）

      

      
A42MX24-2PL84I
功能描述:IC FPGA MX SGL CHIP 36K 84-PLCC RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門陣列） 系列:MX 產(chǎn)品培訓(xùn)模塊:Three Reasons to Use FPGA's in Industrial Designs
	Cyclone IV FPGA Family Overview 特色產(chǎn)品:Cyclone? IV FPGAs 標(biāo)準(zhǔn)包裝:60 系列:CYCLONE® IV GX LAB/CLB數(shù):9360 邏輯元件/單元數(shù):149760 RAM 位總計(jì):6635520 輸入/輸出數(shù):270 門數(shù):- 電源電壓:1.16 V ~ 1.24 V 安裝類型:表面貼裝 工作溫度:0°C ~ 85°C 封裝/外殼:484-BGA 供應(yīng)商設(shè)備封裝:484-FBGA（23x23）

      

      
A42MX24-2PLG84
功能描述:IC FPGA MX SGL CHIP 36K 84-PLCC RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門陣列） 系列:MX 產(chǎn)品培訓(xùn)模塊:Three Reasons to Use FPGA's in Industrial Designs
	Cyclone IV FPGA Family Overview 特色產(chǎn)品:Cyclone? IV FPGAs 標(biāo)準(zhǔn)包裝:60 系列:CYCLONE® IV GX LAB/CLB數(shù):9360 邏輯元件/單元數(shù):149760 RAM 位總計(jì):6635520 輸入/輸出數(shù):270 門數(shù):- 電源電壓:1.16 V ~ 1.24 V 安裝類型:表面貼裝 工作溫度:0°C ~ 85°C 封裝/外殼:484-BGA 供應(yīng)商設(shè)備封裝:484-FBGA（23x23）

      

      
A42MX24-2PLG84I
功能描述:IC FPGA MX SGL CHIP 36K 84-PLCC RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門陣列） 系列:MX 產(chǎn)品培訓(xùn)模塊:Three Reasons to Use FPGA's in Industrial Designs
	Cyclone IV FPGA Family Overview 特色產(chǎn)品:Cyclone? IV FPGAs 標(biāo)準(zhǔn)包裝:60 系列:CYCLONE® IV GX LAB/CLB數(shù):9360 邏輯元件/單元數(shù):149760 RAM 位總計(jì):6635520 輸入/輸出數(shù):270 門數(shù):- 電源電壓:1.16 V ~ 1.24 V 安裝類型:表面貼裝 工作溫度:0°C ~ 85°C 封裝/外殼:484-BGA 供應(yīng)商設(shè)備封裝:484-FBGA（23x23）

      

      
A42MX24-2PQ160
功能描述:IC FPGA MX SGL CHIP 36K 160-PQFP RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門陣列） 系列:MX 產(chǎn)品培訓(xùn)模塊:Three Reasons to Use FPGA's in Industrial Designs
	Cyclone IV FPGA Family Overview 特色產(chǎn)品:Cyclone? IV FPGAs 標(biāo)準(zhǔn)包裝:60 系列:CYCLONE® IV GX LAB/CLB數(shù):9360 邏輯元件/單元數(shù):149760 RAM 位總計(jì):6635520 輸入/輸出數(shù):270 門數(shù):- 電源電壓:1.16 V ~ 1.24 V 安裝類型:表面貼裝 工作溫度:0°C ~ 85°C 封裝/外殼:484-BGA 供應(yīng)商設(shè)備封裝:484-FBGA（23x23）

      

      
    
    
    
	
      	
    
    
     
     
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                                    *型號(hào)
                                    *數(shù)量
                                    廠商
                                    批號(hào)
                                    封裝
                                  
      
                                      
                                
                                
      
                                    
                                        
      
                                            
                                            
                                        
      
                                          		
                                     
                                    
                                        
      
                                          		
                                    
                                        
      
                                          		
                                    
                                        
      
                                          		
                                    
                                        
      
                                          		
                                  
      
                                  
                                   
                                      
                            
      
                             
                             
							                            
      
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      我的聯(lián)系方式
      
                     
                     
                       
      
                                
                                
                                
      
                                    
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