tINYH Pad-to-Y HIGH " />
參數資料
型號： A42MX16-PQG100I
廠商： Microsemi SoC
文件頁數： 96/142頁
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描述： IC FPGA MX SGL CHIP 24K 100-PQFP
標準包裝： 66
系列： MX
輸入/輸出數： 83
門數： 24000
電源電壓： 3 V ~ 3.6 V，4.5 V ~ 5.5 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 85°C
封裝/外殼： 100-BQFP
供應商設備封裝： 100-PQFP（14x20）
40MX and 42MX FPGA Families
Re vi s i on 11
1 - 53
Input Module Propagation Delays
tINYH
Pad-to-Y HIGH
1.0
1.2
1.3
1.6
2.2
ns
tINYL
Pad-to-Y LOW
0.8
0.9
1.0
1.2
1.7
ns
tINGH
G to Y HIGH
1.3
1.4
1.6
1.9
2.7
ns
tINGL
G to Y LOW
1.3
1.4
1.6
1.9
2.7
ns
Input Module Predicted Routing Delays2
tIRD1
FO = 1 Routing Delay
2.0
2.2
2.5
3.0
4.2
ns
tIRD2
FO = 2 Routing Delay
2.3
2.5
2.9
3.4
4.7
ns
tIRD3
FO = 3 Routing Delay
2.5
2.8
3.2
3.7
5.2
ns
tIRD4
FO = 4 Routing Delay
2.8
3.1
3.5
4.1
5.7
ns
tIRD8
FO = 8 Routing Delay
3.7
4.1
4.7
5.5
7.7
ns
Global Clock Network
tCKH
Input LOW to HIGH
FO = 32
FO = 256
2.4
2.7
3.0
3.4
3.6
4.0
5.0
5.5
ns
tCKL
Input HIGH to LOW
FO = 32
FO = 256
3.5
3.9
4.3
4.4
4.9
5.2
5.7
7.3
8.0
ns
tPWH
Minimum Pulse
Width HIGH
FO = 32
FO = 256
1.2
1.3
1.4
1.5
1.7
1.8
2.0
2.5
2.7
ns
tPWL
Minimum Pulse
Width LOW
FO = 32
FO = 256
1.2
1.3
1.4
1.5
1.7
1.8
2.0
2.5
2.7
ns
tCKSW
Maximum Skew
FO = 32
FO = 256
0.3
0.4
0.5
0.6
ns
tSUEXT
Input Latch
External Set-Up
FO = 32
FO = 256
0.0
ns
tHEXT
Input Latch
External Hold
FO = 32
FO = 256
2.3
2.2
2.6
2.4
3.0
3.3
3.5
3.9
4.9
5.5
ns
tP
Minimum Period
FO = 32
FO = 256
3.4
3.7
4.1
4.0
4.5
4.7
5.2
7.8
8.6
ns
fMAX
Maximum Frequency FO = 32
FO = 256
296
268
269
244
247
224
215
195
129
117
MHz
Table 1-32 A42MX09 Timing Characteristics (Nominal 5.0 V Operation) (continued)
(Worst-Case Commercial Conditions, VCCA = 4.75 V, TJ = 70°C)
–3 Speed
–2 Speed
–1 Speed
Std Speed
–F Speed
Units
Parameter / Description
Min. Max. Min. Max. Min. Max. Min. Max. Min. Max.
Notes:
1. For dual-module macros, use tPD1 + tRD1 + tPDn, tCO + tRD1 + tPDn, or tPD1 + tRD1 + tSUD, whichever is appropriate.
2. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for
estimating device performance. Post-route timing analysis or simulation is required to determine actual performance.
3. Data applies to macros based on the S-module. Timing parameters for sequential macros constructed from C-modules
can be obtained from the Timer utility.
4. Set-up and hold timing parameters for the input buffer latch are defined with respect to the PAD and the D input. External
setup/hold timing parameters must account for delay from an external PAD signal to the G inputs. Delay from an external
PAD signal to the G input subtracts (adds) to the internal setup (hold) time.
5. Delays based on 35 pF loading.
相關PDF資料
PDF描述
RSM43DRMD CONN EDGECARD 86POS .156 WW
ABC43DRYS-S93 CONN EDGECARD 86POS DIP .100 SLD
HMM43DRXN CONN EDGECARD 86POS DIP .156 SLD
FMM18DSES CONN EDGECARD 36POS .156 EYELET
FMM18DRKS CONN EDGECARD 36POS DIP .156 SLD
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參數描述
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