- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄379521 > A42MX16-3CQ100M (Electronic Theatre Controls, Inc.) Octal Buffers and Line Drivers With 3-State Outputs 20-SOIC -40 to 85 PDF資料下載
參數(shù)資料
| 型號： | A42MX16-3CQ100M |
| 廠商： | Electronic Theatre Controls, Inc. |
| 英文描述： | Octal Buffers and Line Drivers With 3-State Outputs 20-SOIC -40 to 85 |
| 中文描述： | 40MX和42MX FPGA系列 |
| 文件頁數(shù)： | 53/123頁 |
| 文件大?。?/td> | 854K |
| 代理商： | A42MX16-3CQ100M |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁當(dāng)前第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁
40MX and 42MX FPGA Families
v6.0
1-47
CMOS Output Module Timing
4
t
DLH
Data-to-Pad HIGH
5.5
6.4
7.2
8.5
11.9
ns
t
DHL
Data-to-Pad LOW
4.8
5.5
6.2
7.3
10.2
ns
t
ENZH
Enable Pad Z to HIGH
4.7
5.5
6.2
7.3
10.2
ns
t
ENZL
Enable Pad Z to LOW
6.8
7.9
8.9
10.5
14.7
ns
t
ENHZ
Enable Pad HIGH to Z
11.1
12.8
14.5
17.1
23.9
ns
t
ENLZ
Enable Pad LOW to Z
8.2
9.5
10.7
12.6
17.7
ns
d
TLH
Delta LOW to HIGH
0.05
0.05
0.06
0.07
0.10
ns/pF
d
THL
Delta HIGH to LOW
0.03
0.03
0.04
0.04
0.06
ns/pF
Table 31
A40MX04 Timing Characteristics (Nominal 3.3V Operation) (Continued)
(Worst-Case Commercial Conditions, V
CC
= 3.0V, T
J
= 70°C)
‘–3’ Speed
‘–2’ Speed
‘–1’ Speed
‘Std’ Speed
‘–F’ Speed
Units
Parameter Description
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max.
Notes:
1. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating
device performance. Post-route timing analysis or simulation is required to determine actual performance.
2. Set-up times assume fanout of 3. Further testing information can be obtained from the Timer utility.
3. The hold time for the DFME1A macro may be greater than 0 ns. Use the Timer tool from the Designer software to check the hold
time for this macro.
4. Delays based on 35 pF loading.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| A42MX16-3PL100I | Octal Buffers and Line Drivers With 3-State Outputs 20-SOIC -40 to 85 |
| A42MX16-3PL100M | Octal Buffers and Line Drivers With 3-State Outputs 20-SOIC -40 to 85 |
| A42MX16-3PQ100ES | Octal Buffers and Line Drivers With 3-State Outputs 20-SOIC -40 to 85 |
| A42MX16-FPQ100B | Octal Transparent D-Type Latches With 3-State Outputs 20-SO -40 to 85 |
| A42MX16-FPQ100ES | Octal Transparent D-Type Latches With 3-State Outputs 20-SO -40 to 85 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| A42MX16-3PL100 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:40MX and 42MX FPGA Families |
| A42MX16-3PL100A | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:40MX and 42MX FPGA Families |
| A42MX16-3PL100B | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:40MX and 42MX FPGA Families |
| A42MX16-3PL100ES | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:40MX and 42MX FPGA Families |
| A42MX16-3PL100I | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:40MX and 42MX FPGA Families |
發(fā)布緊急采購，3分鐘左右您將得到回復(fù)。