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參數(shù)資料
| 型號(hào)： | A42MX16-1TQ100I |
| 廠商： | Electronic Theatre Controls, Inc. |
| 英文描述： | Octal D-type Edge-Triggered Flip-Flops With 3-State Outputs 20-TSSOP -40 to 85 |
| 中文描述： | 40MX和42MX FPGA系列 |
| 文件頁數(shù)： | 30/123頁 |
| 文件大?。?/td> | 854K |
| 代理商： | A42MX16-1TQ100I |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁當(dāng)前第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁
40MX and 42MX FPGA Families
1-24
v6.0
Notes:
* Values are shown for A42MX36 ‘–3’ at 5.0V worst-case commercial conditions.
** Load-dependent
Figure 1-19
42MX Timing Model (Logic Functions Using Quadrant Clocks)
Note:
*Values are shown for A42MX36 ‘–3 at 5.0V worst-case commercial conditions.
Figure 1-20
42MX Timing Model (SRAM Functions)
Array
Clocks
Combin
-atorial
Logic
include
D
Q
FO = 32
Output Delays
Internal Delays
Input Delays
I/O Module
D
Q
Combinatorial
Logic Module
Sequential
Logic Module
I/O Module
I/O Module
D
Q
Predicted
Routing
Delays
G
G
tRD1=0.7 ns
tRD2=1.9 ns
tRD4=1.4 ns
tRD8=2.3 ns
tOUTH=0.00 ns
tOUTSU=0.3 ns
tGLH=2.6 ns
tDLH=2.5 ns
tDLH=2.5 ns
tENHZ=4.9 ns
tRD1=0.70 ns
tLCO=5.2 ns (light loads, pad-to-pad)
tCO=1.3 ns
tSUD=0.3 ns
tHD=0.00 ns
tPD=1.2 ns
tIRD1=2.0 ns
tINYL=0.8 ns
tINH=0.0 ns
tINSU=0.3 ns
tINGL=1.3 ns
FMAX=296 MHz
tCKH=2.70 ns
tINPY=1.0ns
Input Delays
I/O Module
D
Q
Array
Clocks
G
I/O Module
tDLH=2.6ns
D
Q
G
WD [7:0]
WRAD [5:0]
BLKEN
WEN
WCLK
RD [7:0]
RDAD [5:0]
REN
RCLK
Predicted
Routing
Delays
tGHL=2.9ns
tLSU=0.5ns
tLH=0.0ns
tADSU=1.6ns
tADH=0.0ns
tRENSU=0.6ns
tRCO=3.4ns
tADSU=1.6ns
tADH=0.0ns
tWENSU=2.7ns
tBENS=2.8ns
tRD1=0.9ns
F
MAX
=167 MHz
tIRD1=2.0ns
tINSU=0.5ns
tINH=0.0ns
tINGO=1.4ns
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