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參數(shù)資料
| 型號： | A42MX09-3PQ160M |
| 英文描述： | Field Programmable Gate Array (FPGA) |
| 中文描述： | 現(xiàn)場可編程門陣列（FPGA） |
| 文件頁數(shù)： | 77/116頁 |
| 文件大?。?/td> | 3110K |
| 代理商： | A42MX09-3PQ160M |
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v5.0
77
40MX and 42MX FPGA Families
A42MX36 Timing Characteristics (Nominal 3.3V Operation)
(continued)
(Worst-Case Military Conditions, V
CC
= 3.0V, T
J
= 125
°
C)
Logic Module Timing
‘–
2
’
Speed
‘–
1
’
Speed
‘
Std
’
Speed
Parameter
Description
Min.
Max.
Min.
Max.
Min.
Max.
Units
Synchronous SRAM Operations
t
RC
Read Cycle Time
12.1
13.8
16.2
ns
t
WC
Write Cycle Time
12.1
13.8
16.2
ns
t
RCKHL
Clock HIGH/LOW Time
6.1
6.9
8.1
ns
t
RCO
Data Valid After Clock HIGH/LOW
6.2
7.0
8.2
ns
t
ADSU
Address/Data Set-Up Time
2.9
3.2
3.9
ns
t
ADH
Address/Data Hold Time
0.0
0.0
0.0
ns
t
RENSU
Read Enable Set-Up
1.2
1.5
ns
t
RENH
Read Enable Hold
6.1
6.9
8.1
ns
t
WENSU
Write Enable Set-Up
4.8
5.5
6.4
ns
t
WENH
Write Enable Hold
0.0
0.0
0.0
ns
t
BENS
Block Enable Set-Up
4.9
5.6
6.6
ns
t
BENH
Block Enable Hold
0.0
0.0
0.0
ns
Asynchronous SRAM Operations
t
RPD
Asynchronous Access Time
14.7
16.6
19.5
ns
t
RDADV
Read Address Valid
15.9
18.0
21.1
ns
t
ADSU
Address/Data Set-Up Time
2.9
3.2
3.9
ns
t
ADH
Address/Data Hold Time
0.0
0.0
0.0
ns
t
RENSUA
Read Enable Set-Up to Address Valid
1.1
1.2
1.5
ns
t
RENHA
Read Enable Hold
6.1
6.9
8.1
ns
t
WENSU
Write Enable Set-Up
4.8
5.5
6.4
ns
t
WENH
Write Enable Hold
0.0
0.0
0.0
ns
t
DOH
Data Out Hold Time
2.4
2.5
2.9
ns
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PDF描述 |
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