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參數(shù)資料
| 型號(hào)： | A42MX09-3BG100B |
| 廠商： | Electronic Theatre Controls, Inc. |
| 英文描述： | 40MX and 42MX FPGA Families |
| 中文描述： | 40MX和42MX FPGA系列 |
| 文件頁數(shù)： | 71/123頁 |
| 文件大?。?/td> | 854K |
| 代理商： | A42MX09-3BG100B |
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40MX and 42MX FPGA Families
v6.0
1-65
CMOS Output Module Timing
5
t
DLH
Data-to-Pad HIGH
3.1
3.5
3.9
4.6
6.4
ns
t
DHL
Data-to-Pad LOW
2.4
2.6
3.0
3.5
4.9
ns
t
ENZH
Enable Pad Z to HIGH
2.5
2.8
3.2
3.8
5.3
ns
t
ENZL
Enable Pad Z to LOW
2.8
3.1
3.5
4.2
5.8
ns
t
ENHZ
Enable Pad HIGH to Z
5.2
5.7
6.5
7.6
10.7
ns
t
ENLZ
Enable Pad LOW to Z
4.8
5.3
6.0
7.1
9.9
ns
t
GLH
G-to-Pad HIGH
4.9
5.4
6.2
7.2
10.1
ns
t
GHL
G-to-Pad LOW
4.9
5.4
6.2
7.2
10.1
ns
t
LSU
I/O Latch Set-Up
0.5
0.5
0.6
0.7
1.0
ns
t
LH
I/O Latch Hold
0.0
0.0
0.0
0.0
0.0
ns
t
LCO
I/O Latch Clock-to-Out (Pad-to-
Pad) 32 I/O
5.5
6.1
6.9
8.1
11.3
ns
t
ACO
Array Latch Clock-to-Out (Pad-
to-Pad) 32 I/O
10.6
11.8
13.4
15.7
22.0
ns
d
TLH
Capacitive Loading, LOW to HIGH
0.04
0.04
0.04
0.05
0.07
ns/pF
d
THL
Capacitive Loading, HIGH to LOW
0.03
0.03
0.03
0.04
0.06
ns/pF
Table 36
A42MX24 Timing Characteristics (Nominal 5.0V Operation) (Continued)
(Worst-Case Commercial Conditions, V
CCA
= 4.75V, T
J
= 70°C)
‘–3’ Speed
‘–2’Speed
‘–1’ Speed
‘Std’ Speed
‘–F’ Speed
Parameter Description
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max. Units
Notes:
1. For dual-module macros, use t
PD1
+ t
RD1
+ t
PDn
, t
CO
+ t
RD1
+ t
PDn
, or t
PD1
+ t
RD1
+ t
SUD
, whichever is appropriate.
2. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating
device performance. Post-route timing analysis or simulation is required to determine actual performance.
3. Data applies to macros based on the S-module. Timing parameters for sequential macros constructed from C-modules can be
obtained from the Timer utility.
4. Set-up and hold timing parameters for the Input Buffer Latch are defined with respect to the PAD and the D input. External setup/
hold timing parameters must account for delay from an external PAD signal to the G inputs. Delay from an external PAD signal to
the G input subtracts (adds) to the internal setup (hold) time.
5. Delays based on 35 pF loading.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| A42MX09-3BG100ES | 40MX and 42MX FPGA Families |
| A42MX09-3BG100I | 40MX and 42MX FPGA Families |
| A42MX09-3BG100M | 40MX and 42MX FPGA Families |
| A42MX09-3CQ100 | 40MX and 42MX FPGA Families |
| A42MX09-3CQ100A | 40MX and 42MX FPGA Families |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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| A42MX09-3BG100ES | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:40MX and 42MX FPGA Families |
| A42MX09-3BG100I | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:40MX and 42MX FPGA Families |
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| A42MX09-3CQ100A | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:40MX and 42MX FPGA Families |
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