- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄379527 > A42MX04-3TQ100I (Electronic Theatre Controls, Inc.) 40MX and 42MX FPGA Families PDF資料下載
參數(shù)資料
| 型號： | A42MX04-3TQ100I |
| 廠商： | Electronic Theatre Controls, Inc. |
| 英文描述： | 40MX and 42MX FPGA Families |
| 中文描述： | 40MX和42MX FPGA系列 |
| 文件頁數(shù)： | 57/123頁 |
| 文件大?。?/td> | 854K |
| 代理商： | A42MX04-3TQ100I |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁當前第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁
40MX and 42MX FPGA Families
v6.0
1-51
CMOS Output Module Timing
5
t
DLH
Data-to-Pad HIGH
2.4
2.7
3.1
3.6
5.1
ns
t
DHL
Data-to-Pad LOW
2.9
3.2
3.6
4.3
6.0
ns
t
ENZH
Enable Pad Z to HIGH
2.7
2.9
3.3
3.9
5.5
ns
t
ENZL
Enable Pad Z to LOW
2.9
3.2
3.7
4.3
6.1
ns
t
ENHZ
Enable Pad HIGH to Z
4.9
5.4
6.2
7.3
10.2
ns
t
ENLZ
Enable Pad LOW to Z
5.3
5.9
6.7
7.9
11.1
ns
t
GLH
G-to-Pad HIGH
4.2
4.6
5.2
6.1
8.6
ns
t
GHL
G-to-Pad LOW
4.2
4.6
5.2
6.1
8.6
ns
t
LSU
I/O Latch Set-Up
0.5
0.5
0.6
0.7
1.0
ns
t
LH
I/O Latch Hold
0.0
0.0
0.0
0.0
0.0
ns
t
LCO
I/O Latch Clock-to-Out (Pad-to-
Pad), 64 Clock Loading
5.2
5.8
6.6
7.7
10.8
ns
t
ACO
Array Clock-to-Out (Pad-to-Pad),
64 Clock Loading
7.4
8.2
9.3
10.9
15.3
ns
d
TLH
Capacity Loading, LOW to HIGH
0.03
0.03
0.03
0.04
0.06
ns/pF
d
THL
Capacity Loading, HIGH to LOW
0.04
0.04
0.04
0.05
0.07
ns/pF
Table 32
A42MX09 Timing Characteristics (Nominal 5.0V Operation) (Continued)
(Worst-Case Commercial Conditions, V
CCA
= 4.75V, T
J
= 70°C)
‘–3’ Speed
‘–2’ Speed
‘–1’ Speed
‘Std’ Speed
‘–F’ Speed
Units
Parameter Description
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max.
Notes:
1. For dual-module macros, use t
PD1
+ t
RD1
+ t
PDn
, t
CO
+ t
RD1
+ t
PDn
, or t
PD1
+ t
RD1
+ t
SUD
, whichever is appropriate.
2. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating
device performance. Post-route timing analysis or simulation is required to determine actual performance.
3. Data applies to macros based on the S-module. Timing parameters for sequential macros constructed from C-modules can be
obtained from the Timer utility.
4. Set-up and hold timing parameters for the input buffer latch are defined with respect to the PAD and the D input. External setup/
hold timing parameters must account for delay from an external PAD signal to the G inputs. Delay from an external PAD signal to
the G input subtracts (adds) to the internal setup (hold) time.
5. Delays based on 35 pF loading.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| A42MX04-3TQ100M | 40MX and 42MX FPGA Families |
| A42MX04-3VQ100ES | 40MX and 42MX FPGA Families |
| A42MX04-3VQ100I | 40MX and 42MX FPGA Families |
| A42MX04-3VQ100M | 40MX and 42MX FPGA Families |
| A42MX04-FBG100 | 40MX and 42MX FPGA Families |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| A42MX04-3TQ100M | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:40MX and 42MX FPGA Families |
| A42MX04-3VQ100 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:40MX and 42MX FPGA Families |
| A42MX04-3VQ100A | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:40MX and 42MX FPGA Families |
| A42MX04-3VQ100B | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:40MX and 42MX FPGA Families |
| A42MX04-3VQ100ES | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:40MX and 42MX FPGA Families |
發(fā)布緊急采購，3分鐘左右您將得到回復(fù)。