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參數(shù)資料
| 型號： | A40MX04-VQ80I |
| 英文描述： | Field Programmable Gate Array (FPGA) |
| 中文描述： | 現(xiàn)場可編程門陣列（FPGA） |
| 文件頁數(shù)： | 33/116頁 |
| 文件大小： | 3110K |
| 代理商： | A40MX04-VQ80I |
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v5.0
33
40MX and 42MX FPGA Families
PCI System Timing Specification
Table 3
and
Table 4
list the critical PCI timing parameters
and the corresponding timing parameter for the MX
PCI-compliant devices.
PCI Models
Actel provides synthesizable VHDL and Verilog-HDL models
for a PCI Target interface, a PCI Target and Target+DMA
Master interface. Contact your Actel sales representative
for more details.
Table 3
Clock Specification for 33 MHz PCI
PCI
A42MX24
A42MX36
Symbol
Parameter
Min.
Max.
Min.
Max.
Min.
Max.
Units
T
CYC
T
HIGH
T
LOW
CLK Cycle Time
30
—
4.0
—
4.0
—
ns
CLK High Time
11
—
1.9
—
1.9
—
ns
CLK Low Time
11
—
1.9
—
1.9
—
ns
Table 4
Timing Parameters for 33 MHz PCI
PCI
A42MX24
A42MX36
Symbol
Parameter
Min.
Max.
Min.
Max.
Min.
Max.
Units
T
VAL
T
VAL(PTP)
T
ON
T
OFF
T
SU
T
SU(PTP)
T
H
Note:
1.
T
OFF
is system dependent. MX PCI devices have 7.4 ns turn-off time, reflection is typically an additional 10 ns.
CLK to Signal Valid
—
Bused Signals
2
11
2.0
9.0
2.0
9.0
ns
CLK to Signal Valid
—
Point-to-Point
2
12
2.0
9.0
2.0
9.0
ns
Float to Active
2
—
2.0
4.0
8.3
1
2.0
4.0
8.3
1
ns
Active to Float
—
28
—
—
ns
Input Set-Up Time to CLK
—
Bused Signals
7
—
1.5
—
1.5
—
ns
Input Set-Up Time to CLK
—
Point-to-Point
10, 12
—
1.5
—
1.5
—
ns
Input Hold to CLK
0
—
0
—
0
—
ns
相關PDF資料 |
PDF描述 |
|---|---|
| A40MX04-VQ80M | Field Programmable Gate Array (FPGA) |
| A42MX09-1PL84 | Field Programmable Gate Array (FPGA) |
| A42MX09-1PL84I | Field Programmable Gate Array (FPGA) |
| A42MX09-1PL84M | Field Programmable Gate Array (FPGA) |
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相關代理商/技術參數(shù) |
參數(shù)描述 |
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