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參數(shù)資料
| 型號(hào)： | A40MX04-FPL84 |
| 英文描述： | Field Programmable Gate Array (FPGA) |
| 中文描述： | 現(xiàn)場(chǎng)可編程門陣列（FPGA） |
| 文件頁數(shù)： | 44/116頁 |
| 文件大小： | 3110K |
| 代理商： | A40MX04-FPL84 |
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40MX and 42MX FPGA Families
44
v5.0
A40MX04 Timing Characteristics (Nominal 3.3V Operation)
(continued)
(Worst-Case Commercial Conditions, V
CC
= 3.0V, T
J
= 70
°
C)
‘–
3
’
Speed
‘–
2
’
Speed
‘–
1
’
Speed
‘
Std
’
Speed
‘–
F
’
Speed
Parameter Description
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max.
Units
Input Module Propagation Delays
t
INYH
Pad-to-Y HIGH
1.0
1.1
1.3
1.5
2.1
ns
t
INYL
Input Module Predicted Routing Delays
1
Pad-to-Y LOW
0.9
1.0
1.1
1.3
1.9
ns
t
IRD1
FO=1 Routing Delay
2.9
3.34
3.8
4.5
6.3
ns
t
IRD2
FO=2 Routing Delay
3.6
4.2
4.8
5.6
7.8
ns
t
IRD3
FO=3 Routing Delay
4.4
5.0
5.7
6.7
9.4
ns
t
IRD4
FO=4 Routing Delay
5.1
5.9
6.7
7.8
11.0
ns
t
IRD8
FO=8 Routing Delay
8.0
9.3
10.5
12.4
17.2
ns
Global Clock Network
t
CKH
Input LOW to HIGH
FO = 16
FO = 128
6.4
6.4
7.4
7.4
8.4
8.4
9.9
9.9
13.8
13.8
ns
t
CKL
Input HIGH to LOW
FO = 16
FO = 128
6.8
6.8
7.8
7.8
8.9
8.9
10.4
10.4
14.6
14.6
ns
t
PWH
Minimum Pulse Width
HIGH
FO = 16
FO = 128
3.1
3.3
3.6
3.8
4.1
4.3
4.8
5.1
6.7
7.1
ns
t
PWL
Minimum Pulse Width
LOW
FO = 16
FO = 128
3.1
3.3
3.6
3.8
4.1
4.3
4.8
5.1
6.7
7.1
ns
t
CKSW
Maximum Skew
FO = 16
FO = 128
0.6
0.8
0.6
0.9
0.7
1.0
0.8
1.2
1.2
1.6
ns
t
P
Minimum Period
FO = 16
FO = 128
6.5
6.8
7.5
7.8
8.5
8.9
10.1
10.4
14.1
14.6
ns
f
MAX
Maximum Frequency
FO = 16
FO = 128
113
109
105
101
96
92
83
80
50
48
MHz
Note:
1.
Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating device
performance. Post-route timing analysis or simulation is required to determine actual performance.
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PDF描述 |
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