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參數(shù)資料
| 型號： | A40MX04-FPL68I |
| 英文描述： | Field Programmable Gate Array (FPGA) |
| 中文描述： | 現(xiàn)場可編程門陣列（FPGA） |
| 文件頁數(shù)： | 61/116頁 |
| 文件大小： | 3110K |
| 代理商： | A40MX04-FPL68I |
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v5.0
61
40MX and 42MX FPGA Families
A42MX24 Timing Characteristics (Nominal 3.3V Operation)
(Worst-Case Commercial Conditions, V
CC
= 3.0V, T
J
= 70
°
C)
‘–
3
’
Speed
‘–
2
’
Speed
‘–
1
’
Speed
‘
Std
’
Speed
‘–
F
’
Speed
Parameter Description
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max.
Units
Logic Module Combinatorial Functions
1
t
PD
Internal Array Module Delay
2.0
1.8
2.1
2.5
3.4
ns
t
PDD
Logic Module Predicted Routing Delays
2
Internal Decode Module Delay
1.1
2.2
2.5
3.0
4.2
ns
t
RD1
FO=1 Routing Delay
1.7
1.3
1.4
1.7
2.3
ns
t
RD2
FO=2 Routing Delay
2.0
1.6
1.8
2.1
3.0
ns
t
RD3
FO=3 Routing Delay
1.1
2.0
2.2
2.6
3.7
ns
t
RD4
FO=4 Routing Delay
1.5
2.3
2.6
3.1
4.3
ns
t
RD5
Logic Module Sequential Timing
3, 4
FO=8 Routing Delay
1.8
3.7
4.2
5.0
7.0
ns
t
CO
Flip-Flop Clock-to-Output
2.1
2.0
2.3
2.7
3.7
ns
t
GO
Latch Gate-to-Output
3.4
1.9
2.1
2.5
3.4
ns
t
SU
Flip-Flop (Latch) Set-Up Time
0.4
0.5
0.6
0.7
0.9
ns
t
H
Flip-Flop (Latch) Hold Time
0.0
0.0
0.0
0.0
0.0
ns
t
RO
Flip-Flop (Latch) Reset-to-Output
2.0
2.2
2.5
2.9
4.1
ns
t
SUENA
Flip-Flop (Latch) Enable Set-Up
0.6
0.6
0.7
0.8
1.2
ns
t
HENA
Flip-Flop (Latch) Enable Hold
0.0
0.0
0.0
0.0
0.0
ns
t
WCLKA
Flip-Flop (Latch) Clock Active Pulse
Width
4.6
5.2
5.8
6.9
9.6
ns
t
WASYN
Flip-Flop (Latch) Asynchronous Pulse
Width
6.1
6.8
7.7
9.0
12.6
ns
Notes:
1.
2.
For dual-module macros, use t
PD1
+ t
RD1
+ t
PDn
, t
CO
+ t
RD1
+ t
PDn
, or t
PD1
+ t
RD1
+ t
SUD
, whichever is appropriate.
Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating device
performance. Post-route timing analysis or simulation is required to determine actual performance.
Data applies to macros based on the S-module. Timing parameters for sequential macros constructed from C-modules can be obtained from
the Timer utility.
Set-up and hold timing parameters for the Input Buffer Latch are defined with respect to the PAD and the D input. External setup/hold
timing parameters must account for delay from an external PAD signal to the G inputs. Delay from an external PAD signal to the G input
subtracts (adds) to the internal setup (hold) time.
3.
4.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| A40MX04-FPL68M | Field Programmable Gate Array (FPGA) |
| A40MX04-FPL84 | Field Programmable Gate Array (FPGA) |
| A40MX04-FPL84I | Field Programmable Gate Array (FPGA) |
| A40MX04-FPL84M | Field Programmable Gate Array (FPGA) |
| A40MX04-FPQ100 | Field Programmable Gate Array (FPGA) |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| A40MX04-FPL84I | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field Programmable Gate Array (FPGA) |
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