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參數(shù)資料
| 型號： | A3PN060-ZVQ100 |
| 廠商： | Microsemi SoC |
| 文件頁數(shù)： | 81/114頁 |
| 文件大小： | 0K |
| 描述： | IC FPGA NANO 60K GATES 100-VQFP |
| 標準包裝： | 90 |
| 系列： | ProASIC3 nano |
| RAM 位總計： | 18432 |
| 輸入/輸出數(shù)： | 71 |
| 門數(shù)： | 60000 |
| 電源電壓： | 1.425 V ~ 1.575 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 70°C |
| 封裝/外殼： | 100-TQFP |
| 供應商設備封裝： | 100-VQFP（14x14） |
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ProASIC3 nano Flash FPGAs
Revision 11
2-55
Table 2-69 A3PN020 Global Resource
Commercial-Case Conditions: TJ = 70°C, VCC = 1.425 V
Parameter Description
–2
–1
Std.
Units
Min. 1 Max. 2 Min. 1 Max. 2 Min. 1 Max. 2
tRCKL
Input LOW Delay for Global Clock
0.66
0.91
0.75
1.04
0.89
1.22
ns
tRCKH
Input HIGH Delay for Global Clock
0.67
0.96
0.77
1.10
0.90
1.29
ns
tRCKMPWH Minimum Pulse Width HIGH for Global Clock
0.75
0.85
1.00
ns
tRCKMPWL
Minimum Pulse Width LOW for Global Clock
0.85
0.96
1.13
ns
tRCKSW
Maximum Skew for Global Clock
0.29
0.33
0.39
ns
Notes:
1. Value reflects minimum load. The delay is measured from the CCC output to the clock pin of a sequential element,
located in a lightly loaded row (single element is connected to the global net).
2. Value reflects maximum load. The delay is measured on the clock pin of the farthest sequential element, located in a fully
loaded row (all available flip-flops are connected to the global net in the row).
3. For specific junction temperature and voltage-supply levels, refer to Table 2-6 on page 2-5 for derating values.
Table 2-70 A3PN060 Global Resource
Commercial-Case Conditions: TJ = 70°C, VCC = 1.425 V
Parameter Description
–2
–1
Std.
Units
Min. 1 Max. 2 Min. 1 Max. 2 Min. 1 Max. 2
tRCKL
Input LOW Delay for Global Clock
0.72
0.91
0.82
1.04
0.96
1.22
ns
tRCKH
Input HIGH Delay for Global Clock
0.71
0.94
0.81
1.07
0.96
1.26
ns
tRCKMPWH Minimum Pulse Width HIGH for Global Clock
0.75
0.85
1.00
ns
tRCKMPWL
Minimum Pulse Width LOW for Global Clock
0.85
0.96
1.13
ns
tRCKSW
Maximum Skew for Global Clock
0.23
0.26
0.31
ns
Notes:
1. Value reflects minimum load. The delay is measured from the CCC output to the clock pin of a sequential element,
located in a lightly loaded row (single element is connected to the global net).
2. Value reflects maximum load. The delay is measured on the clock pin of the farthest sequential element, located in a fully
loaded row (all available flip-flops are connected to the global net in the row).
3. For specific junction temperature and voltage-supply levels, refer to Table 2-6 on page 2-5 for derating values.
相關PDF資料 |
PDF描述 |
|---|---|
| A3PN060-ZVQG100 | IC FPGA NANO 60K GATES 100-VQFP |
| EMC44DRAS-S734 | CONN EDGECARD 88POS .100 R/A PCB |
| RMC49DRXS | CONN EDGECARD 98POS DIP .100 SLD |
| A3PN060-VQ100 | IC FPGA NANO 60K GATES 100-VQFP |
| RCB80DHAS | CONN EDGECARD 160PS R/A .050 DIP |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
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| A3PN060-ZVQG100I | 功能描述:IC FPGA NANO 60K GATES 100-VQFP RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:ProASIC3 nano 標準包裝:152 系列:IGLOO PLUS LAB/CLB數(shù):- 邏輯元件/單元數(shù):792 RAM 位總計:- 輸入/輸出數(shù):120 門數(shù):30000 電源電壓:1.14 V ~ 1.575 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 85°C 封裝/外殼:289-TFBGA，CSBGA 供應商設備封裝:289-CSP（14x14） |
| A3PN125-1VQ100 | 功能描述:IC FPGA NANO 125K GATES 100-VQFP RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:ProASIC3 nano 標準包裝:152 系列:IGLOO PLUS LAB/CLB數(shù):- 邏輯元件/單元數(shù):792 RAM 位總計:- 輸入/輸出數(shù):120 門數(shù):30000 電源電壓:1.14 V ~ 1.575 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 85°C 封裝/外殼:289-TFBGA，CSBGA 供應商設備封裝:289-CSP（14x14） |
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