參數(shù)資料
型號： A3PN030-ZQNG68I
元件分類： FPGA
英文描述： FPGA, 768 CLBS, 30000 GATES, QCC68
封裝： 8 X 8 MM, 0.90 MM HEIGHT, 0.40 MM PITCH, ROHS COMPLIANT, QFN-68
文件頁數(shù)： 27/100頁
文件大?。?/td> 3284K
代理商： A3PN030-ZQNG68I
ProASIC3 nano DC and Switching Characteristics
2- 18
Advance v0.2
Detailed I/O DC Characteristics
Table 2-20 Input Capacitance
Symbol
Definition
Conditions
Min.
Max.
Units
CIN
Input capacitance
VIN = 0, f = 1.0 MHz
8
pF
CINCLK
Input capacitance on the clock pin
VIN = 0, f = 1.0 MHz
8
pF
Table 2-21 I/O Output Buffer Maximum Resistances 1
Standard
Drive Strength
RPULL-DOWN
(
Ω)2
RPULL-UP
(
Ω)3
3.3 V LVTTL / 3.3 V LVCMOS
2 mA
100
300
4 mA
100
300
6 mA
50
150
8 mA
50
150
3.3 V LVCMOS Wide Range
100 A
TBD
2.5 V LVCMOS
2 mA
100
200
4 mA
100
200
6 mA
50
100
8 mA
50
100
1.8 V LVCMOS
2 mA
200
225
4 mA
100
112
1.5 V LVCMOS
2 mA
200
224
Notes:
1. These maximum values are provided for informational reasons only. Minimum output buffer
resistance values depend on VCCI, drive strength selection, temperature, and process. For
board design considerations and detailed output buffer resistances, use the corresponding
IBIS models located on the Actel website at http://www.actel.com/download/ibis/default.aspx.
2. R(PULL-DOWN-MAX) = (VOLspec) / IOLspec
3. R(PULL-UP-MAX) = (VCCImax – VOHspec) / IOHspec
Table 2-22 I/O Weak Pull-Up/Pull-Down Resistances
Minimum and Maximum Weak Pull-Up/Pull-Down Resistance Values
VCCI
R(WEAK PULL-UP)
1
(
Ω)
R(WEAK PULL-DOWN)
2
(
Ω)
Min.
Max.
Min.
Max.
3.3 V
10 k
45 k
10 k
45 k
2.5 V
11 k
55 k
12 k
74 k
1.8 V
18 k
70 k
17 k
110 k
1.5 V
19 k
90 k
19 k
140 k
Notes:
1. R(WEAK PULL-UP-MAX) = (VOLspec) / I(WEAK PULL-UP-MIN)
2. R(WEAK PULL-UP-MAX) = (VCCImax – VOHspec) / I(WEAK PULL-UP-MIN)
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PDF描述
A3PN030-ZQNG68 FPGA, 768 CLBS, 30000 GATES, QCC68
A3PN030-ZVQ100I FPGA, 768 CLBS, 30000 GATES, PQFP100
A3PN030-ZVQ100 FPGA, 768 CLBS, 30000 GATES, PQFP100
A3PN030-ZVQG100I FPGA, 768 CLBS, 30000 GATES, PQFP100
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