參數(shù)資料
型號： A3PN030-ZQNG48
元件分類： FPGA
英文描述： FPGA, 768 CLBS, 30000 GATES, QCC48
封裝： 6 X 6 MM, 0.90 MM HEIGHT, 0.40 MM PITCH, ROHS COMPLIANT, QFN-48
文件頁數(shù)： 33/100頁
文件大小： 3284K
代理商： A3PN030-ZQNG48
ProASIC3 nano DC and Switching Characteristics
2- 24
Advance v0.2
2.5 V LVCMOS
Low-Voltage CMOS for 2.5 V is an extension of the LVCMOS standard (JESD8-5) used for general-
purpose 2.5 V applications. It uses a 5 V–tolerant input buffer and push-pull output buffer.
Table 2-34 Minimum and Maximum DC Input and Output Levels
2.5 V LVCMOS
VIL
VIH
VOL
VOH
IOL
IO
H
IOSL
IOSH
IIL
1
IIH
2
Drive Strength
Min.,
V
Max.,
V
Min.,
V
Max.,
V
Max.,
V
Min.,
V
m
A
m
AMax., mA3 Max., mA3
A
4
A
4
2 mA
–0.3
0.7
1.7
3.6
0.7
1.7
2
16
18
10
4 mA
–0.3
0.7
1.7
3.6
0.7
1.7
4
16
18
10
6 mA
–0.3
0.7
1.7
3.6
0.7
1.7
6
32
37
10
8 mA
–0.3
0.7
1.7
3.6
0.7
1.7
8
32
37
10
Notes:
1. IIL is the input leakage current per I/O pin over recommended operation conditions where –0.3 V < VIN <
VIL.
2. IIH is the input leakage current per I/O pin over recommended operating conditions VIH < VIN < VCCI. Input
current is larger when operating outside recommended ranges.
3. Currents are measured at high temperature (100°C junction temperature) and maximum voltage.
4. Currents are measured at 85°C junction temperature.
5. Software default selection highlighted in gray.
Figure 2-7 AC Loading
Table 2-35 2.5 V LVCMOS AC Waveforms, Measuring Points, and Capacitive Loads
Input LOW (V)
Input HIGH (V)
Measuring Point* (V)
CLOAD (pF)
02.5
1.2
10
Notes:
1. Measuring point = Vtrip. See Table 2-16 on page 2-16 for a complete table of trip points.
2. Capacitive Load for A3PN060, A3PN125, and A3PN250 is 35 pF.
Test Point
Enable Path
Datapath
35 pF
R = 1 k
R to VCCI for tLZ/tZL/tZLS
R to GND for tHZ/tZH/tZHS
35 pF for tZH/tZHS/tZL/tZLS
5 pF for tHZ/tLZ
相關(guān)PDF資料
PDF描述
A3PN030-ZQNG68I FPGA, 768 CLBS, 30000 GATES, QCC68
A3PN030-ZQNG68 FPGA, 768 CLBS, 30000 GATES, QCC68
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參數(shù)描述
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