參數(shù)資料
型號(hào)： A3PN030-Z2QNG68
元件分類： FPGA
英文描述： FPGA, 768 CLBS, 30000 GATES, QCC68
封裝： 8 X 8 MM, 0.90 MM HEIGHT, 0.40 MM PITCH, ROHS COMPLIANT, QFN-68
文件頁數(shù)： 63/100頁
文件大小： 3284K
代理商： A3PN030-Z2QNG68
ProASIC3 nano DC and Switching Characteristics
Ad vance v0.2
2-51
Clock Conditioning Circuits
CCC Electrical Specifications
Timing Characteristics
Table 2-69 ProASIC3 nano CCC/PLL Specification
Parameter
Minimum
Typical
Maximum
Units
Clock Conditioning Circuitry Input Frequency fIN_CCC
1.5
350
MHz
Clock Conditioning Circuitry Output Frequency fOUT_CCC
0.75
350
MHz
Delay Increments in Programmable Delay Blocks 1,2
200
ps
Number of Programmable Values in Each Programmable
Delay Block
32
Serial Clock (SCLK) for Dynamic PLL 3
125
MHz
Input Cycle-to-Cycle Jitter (peak magnitude)
1.5
ns
CCC Output Peak-to-Peak Period Jitter FCCC_OUT
Max Peak-to-Peak Period Jitter
1 Global
Network
Used
External
FB Used
3 Global
Networks
Used
0.75 MHz to 24 MHz
0.50%
0.70%
24 MHz to 100 MHz
1.00%
1.20%
100 MHz to 250 MHz
1.75%
2.00%
250 MHz to 350 MHz
2.50%
5.60%
Acquisition Time
LockControl = 0
LockControl = 1
300
s
6.0
ms
Tracking Jitter 5
LockControl = 0
LockControl = 1
1.6
ns
0.8
ns
Output Duty Cycle
48.5
51.5
%
Delay Range in Block: Programmable Delay 1 1,2
1.25
15.65
ns
Delay Range in Block: Programmable Delay 2 1,2
0.025
15.65
ns
Delay Range in Block: Fixed Delay 1,2
2.2
ns
Notes:
1. This delay is a function of voltage and temperature. See Table 2-6 on page 2-5 for deratings.
2. TJ = 25°C, VCC = 1.5 V
3. Maximum value obtained for a –2 speed-grade device in worst-case commercial conditions. For specific
junction temperature and voltage supply levels, refer to Table 2-6 on page 2-5 for derating values.
4. The A3PN010, A3PN015, and A3PN020 devices do not support PLLs.
5. Tracking jitter is defined as the variation in clock edge position of PLL outputs with reference to the PLL
input clock edge. Tracking jitter does not measure the variation in PLL output period, which is covered by
the period jitter parameter.
相關(guān)PDF資料
PDF描述
A3PN030-Z2VQ100I FPGA, 768 CLBS, 30000 GATES, PQFP100
A3PN030-Z2VQ100 FPGA, 768 CLBS, 30000 GATES, PQFP100
A3PN030-Z2VQG100I FPGA, 768 CLBS, 30000 GATES, PQFP100
A3PN030-Z2VQG100 FPGA, 768 CLBS, 30000 GATES, PQFP100
A3PN030-ZQNG48I FPGA, 768 CLBS, 30000 GATES, QCC48
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參數(shù)描述
A3PN030-Z2QNG68I 功能描述:IC FPGA NANO 30K GATES 68-QFN RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門陣列） 系列:ProASIC3 nano 標(biāo)準(zhǔn)包裝:152 系列:IGLOO PLUS LAB/CLB數(shù):- 邏輯元件/單元數(shù):792 RAM 位總計(jì):- 輸入/輸出數(shù):120 門數(shù):30000 電源電壓:1.14 V ~ 1.575 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 85°C 封裝/外殼:289-TFBGA，CSBGA 供應(yīng)商設(shè)備封裝:289-CSP（14x14）
A3PN030-Z2VQ100 功能描述:IC FPGA NANO 30K GATES 100-VQFP RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門陣列） 系列:ProASIC3 nano 標(biāo)準(zhǔn)包裝:152 系列:IGLOO PLUS LAB/CLB數(shù):- 邏輯元件/單元數(shù):792 RAM 位總計(jì):- 輸入/輸出數(shù):120 門數(shù):30000 電源電壓:1.14 V ~ 1.575 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 85°C 封裝/外殼:289-TFBGA，CSBGA 供應(yīng)商設(shè)備封裝:289-CSP（14x14）
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