2-40 Revision 11 Fully Registered I/O Buffers with Synchronous Enable and Asynchronous Cl" />
參數(shù)資料
型號： A3PN030-Z1VQ100I
廠商： Microsemi SoC
文件頁數(shù)： 65/114頁
文件大?。?/td> 0K
描述： IC FPGA NANO 30K GATES 100-VQFP
標準包裝： 90
系列： ProASIC3 nano
輸入/輸出數(shù)： 77
門數(shù)： 30000
電源電壓： 1.425 V ~ 1.575 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 85°C
封裝/外殼： 100-TQFP
供應(yīng)商設(shè)備封裝： 100-VQFP（14x14）
ProASIC3 nano DC and Switching Characteristics
2-40
Revision 11
Fully Registered I/O Buffers with Synchronous Enable and
Asynchronous Clear
Figure 2-11 Timing Model of the Registered I/O Buffers with Synchronous Enable and Asynchronous Clear
Enable
CLK
Pad
Out
CLK
Enable
CLR
Data_out
Data
Y
AA
EOUT
DOUT
Core
Array
DQ
DFN1E1C1
E
CLR
DQ
DFN1E1C1
E
CLR
DQ
DFN1E1C1
E
CLR
D_Enable
BB
CC
DD
EE
FF
GG
LL
HH
JJ
KK
CLKBUF
INBUF
TRIBUF
INBUF
CLKBUF
INBUF
Data Input I/O Register with
Active High Enable
Active High Clear
Positive-Edge Triggered
Data Output Register and
Enable Output Register with
Active High Enable
Active High Clear
Positive-Edge Triggered
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PDF描述
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