2-64 Revision 13 Timing Characteristics Differential I/O Characteristics Physical Implementation " />
參數(shù)資料
型號(hào)： A3P600-PQ208
廠(chǎng)商： Microsemi SoC
文件頁(yè)數(shù)： 197/220頁(yè)
文件大?。?/td> 0K
描述： IC FPGA 1KB FLASH 600K 208-PQFP
標(biāo)準(zhǔn)包裝： 24
系列： ProASIC3
RAM 位總計(jì)： 110592
輸入/輸出數(shù)： 154
門(mén)數(shù)： 600000
電源電壓： 1.425 V ~ 1.575 V
安裝類(lèi)型： 表面貼裝
工作溫度： 0°C ~ 70°C
封裝/外殼： 208-BFQFP
供應(yīng)商設(shè)備封裝： 208-PQFP（28x28）
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ProASIC3 DC and Switching Characteristics
2-64
Revision 13
Timing Characteristics
Differential I/O Characteristics
Physical Implementation
Configuration of the I/O modules as a differential pair is handled by Microsemi Designer software when
the user instantiates a differential I/O macro in the design.
Differential I/Os can also be used in conjunction with the embedded Input Register (InReg), Output
Register (OutReg), Enable Register (EnReg), and Double Data Rate (DDR). However, there is no
support for bidirectional I/Os or tristates with the LVPECL standards.
LVDS
Low-Voltage Differential Signaling (ANSI/TIA/EIA-644) is a high-speed, differential I/O standard. It
requires that one data bit be carried through two signal lines, so two pins are needed. It also requires
external resistor termination.
The full implementation of the LVDS transmitter and receiver is shown in an example in Figure 2-11. The
building blocks of the LVDS transmitter-receiver are one transmitter macro, one receiver macro, three
board resistors at the transmitter end, and one resistor at the receiver end. The values for the three driver
resistors are different from those used in the LVPECL implementation because the output standard
specifications are different.
Along with LVDS I/O, ProASIC3 also supports Bus LVDS structure and Multipoint LVDS (M-LVDS)
configuration (up to 40 nodes).
Table 2-88 3.3 V PCI/PCI-X
Commercial-Case Conditions: TJ = 70°C, Worst-Case VCC = 1.425 V, Worst-Case VCCI = 3.0 V
Applicable to Advanced I/O Banks
Speed Grade
tDOUT
tDP
tDIN
tPY
tEOUT
tZL
tZH
tLZ
tHZ
tZLS
tZHS
Units
Std.
0.66
2.68
0.04
0.86
0.43
2.73
1.95
3.21
3.58
4.97
4.19
ns
–1
0.56
2.28
0.04
0.73
0.36
2.32
1.66
2.73
3.05
4.22
3.56
ns
–2
0.49
2.00
0.03
0.65
0.32
2.04
1.46
2.40
2.68
3.71
3.13
ns
Note: For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-6 for derating values.
Table 2-89 3.3 V PCI/PCI-X
Commercial-Case Conditions: TJ = 70°C, Worst-Case VCC = 1.425 V, Worst-Case VCCI = 3.0 V
Applicable to Standard Plus I/O Banks
Speed Grade
tDOUT
tDP
tDIN
tPY
tEOUT
tZL
tZH
tLZ
tHZ
tZLS
tZHS
Units
Std.
0.66
2.31
0.04
0.85
0.43
2.35
1.70
2.79
3.22
4.59
3.94
ns
–1
0.56
1.96
0.04
0.72
0.36
2.00
1.45
2.37
2.74
3.90
3.35
ns
–2
0.49
1.72
0.03
0.64
0.32
1.76
1.27
2.08
2.41
3.42
2.94
ns
Note: For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-6 for derating values.
Figure 2-11 LVDS Circuit Diagram and Board-Level Implementation
140
100
Z0 = 50
165
165
+
–
P
N
P
N
INBUF_LVDS
OUTBUF_LVDS
FPGA
Bourns Part Number: CAT16-LV4F12
相關(guān)PDF資料
PDF描述
RMA43DTAT CONN EDGECARD 86POS R/A .125 SLD
HSM36DRAI CONN EDGECARD 72POS R/A .156 SLD
HMM36DRAI CONN EDGECARD 72POS R/A .156 SLD
HCC60DRYI-S734 CONN EDGECARD 120PS DIP .100 SLD
GSC65DRYN-S13 CONN EDGECARD 130PS .100 EXTEND
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
A3P600-PQ208I 功能描述:IC FPGA 1KB FLASH 600K 208-PQFP RoHS:否 類(lèi)別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門(mén)陣列） 系列:ProASIC3 標(biāo)準(zhǔn)包裝:90 系列:ProASIC3 LAB/CLB數(shù):- 邏輯元件/單元數(shù):- RAM 位總計(jì):36864 輸入/輸出數(shù):157 門(mén)數(shù):250000 電源電壓:1.425 V ~ 1.575 V 安裝類(lèi)型:表面貼裝 工作溫度:-40°C ~ 125°C 封裝/外殼:256-LBGA 供應(yīng)商設(shè)備封裝:256-FPBGA（17x17）
A3P600-PQG144 制造商:ACTEL 制造商全稱(chēng):Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs
A3P600-PQG144ES 制造商:ACTEL 制造商全稱(chēng):Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs
A3P600-PQG144I 制造商:ACTEL 制造商全稱(chēng):Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs
A3P600-PQG144PP 制造商:ACTEL 制造商全稱(chēng):Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs
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