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參數(shù)資料
| 型號： | A3P125-FVQ100 |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 3072 CLBS, 125000 GATES, 350 MHz, PQFP100 |
| 封裝： | 14 X 14 MM, 1 MM HEIGHT, 0.50 MM PITCH, VQFP-100 |
| 文件頁數(shù)： | 10/49頁 |
| 文件大?。?/td> | 5893K |
| 代理商： | A3P125-FVQ100 |
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ProASIC3 DC and Switching Characteristics
v1.3
2 - 91
Timing Characteristics
Table 2-107 RAM4K9
Commercial-Case Conditions: TJ = 70°C, Worst-Case VCC = 1.425 V
Parameter
Description
–2
–1
Std.
–F
Units
tAS
Address setup time
0.25 0.28 0.33 0.40
ns
tAH
Address hold time
0.00 0.00 0.00 0.00
ns
tENS
REN_B, WEN_B setup time
0.14 0.16 0.19 0.23
ns
tENH
REN_B, WEN_B hold time
0.10 0.11 0.13 0.16
ns
tBKS
BLK_B setup time
0.23 0.27 0.31 0.37
ns
tBKH
BLK_B hold time
0.02 0.02 0.02 0.03
ns
tDS
Input data (DI) setup time
0.18 0.21 0.25 0.29
ns
tDH
Input data (DI) hold time
0.00 0.00 0.00 0.00
ns
tCKQ1
Clock HIGH to new data valid on DO (output retained, WMODE = 0)
2.36 2.68 3.15 3.79
ns
Clock HIGH to new data valid on DO (flow-through, WMODE = 1)
1.79 2.03 2.39 2.87
ns
tCKQ2
Clock HIGH to new data valid on DO (pipelined)
0.89 1.02 1.20 1.44
ns
tWRO
Address collision clk-to-clk delay for reliable read access after write
on same address
TBDTBD TBDTBD
ns
tCCKH
Address collision clk-to-clk delay for reliable write access after
write/read on same address
TBDTBD TBDTBD
ns
tRSTBQ
RESET_B LOW to data out LOW on DO (flow-through)
0.92 1.05 1.23 1.48
ns
RESET_B LOW to Data Out LOW on DO (pipelined)
0.92 1.05 1.23 1.48
ns
tREMRSTB
RESET_B removal
0.29 0.33 0.38 0.46
ns
tRECRSTB
RESET_B recovery
1.50 1.71 2.01 2.41
ns
tMPWRSTB
RESET_B minimum pulse width
0.21 0.24 0.29 0.34
ns
tCYC
Clock cycle time
3.23 3.68 4.32 5.19
ns
FMAX
Maximum frequency
310
272
231
193
MHz
Note: For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-6 for derating
values.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| A3P030-FQNG132 | FPGA, 768 CLBS, 30000 GATES, 350 MHz, BCC132 |
| A3P030-FVQG100 | FPGA, 768 CLBS, 30000 GATES, 350 MHz, PQFP100 |
| A3P125-FFGG144 | FPGA, 3072 CLBS, 125000 GATES, 350 MHz, PBGA144 |
| A3P125-FPQG208 | FPGA, 3072 CLBS, 125000 GATES, 350 MHz, PQFP208 |
| A3P125-FTQG144 | FPGA, 3072 CLBS, 125000 GATES, 350 MHz, PQFP144 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| A3P125-FVQ144 | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs |
| A3P125-FVQ144ES | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs |
| A3P125-FVQ144I | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs |
| A3P125-FVQ144PP | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs |
| A3P125-FVQG100 | 制造商:Microsemi Corporation 功能描述:FPGA PROASIC3 125K GATES 193MHZ COMM 130NM 1.5V 100VQFP - Trays |
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