參數(shù)資料
型號： A3P1000-2FGG256IFG256
元件分類： FPGA
英文描述： FPGA, 1000000 GATES, PBGA256
封裝： 1 MM PITCH, GREEN, FBGA-256
文件頁數(shù)： 176/608頁
文件大?。?/td> 20486K
代理商： A3P1000-2FGG256IFG256
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Clock Conditioning Circuits in IGLOO and ProASIC3 Devices
v1.1
4 - 5
The CLKDLY macro is a pass-through clock source that does not use the PLL, but provides the ability
to delay the clock input using a programmable delay. The CLKDLY macro takes the selected clock
input and adds a user-defined delay element. This macro generates an output clock phase shift
from the input clock.
The CLKDLY macro can be driven by an INBUF* macro to create a composite macro, where the I/O
macro drives the global buffer (with programmable delay) using a hardwired connection. In this
case, the I/O must be placed in one of the dedicated global I/O locations. Many specific INBUF
macros support the wide variety of single-ended and differential I/O standards supported by the
low-power flash family. The available INBUF macros are described in the
The CLKDLY macro can be driven directly from the FPGA core. The CLKDLY macro can also be driven
from an I/O that is routed through the FPGA regular routing fabric. In this case, users must
instantiate a special macro, PLLINT, to differentiate from the hardwired I/O connection described
earlier.
The visual CLKDLY configuration in the SmartGen part of the Actel Libero Integrated Design
Environment (IDE) and Designer tools allows the user to select the desired amount of delay and
configures the delay elements appropriately. SmartGen also allows the user to select the input
clock source. SmartGen will automatically instantiate the special macro, PLLINT, when needed.
CLKDLY Macro Signal Descriptions
The CLKDLY macro supports one input and one output. Each signal is described in Table 4-2.
CLKDLY Macro Usage
When a CLKDLY macro is used in a CCC location, the programmable delay element is used to allow
the clock delays to go to the global network. In addition, the user can bypass the PLL in a CCC
location integrated with a PLL, but use the programmable delay that is associated with the global
network by instantiating the CLKDLY macro. The same is true when using programmable delay
elements in a CCC location with no PLLs (the user needs to instantiate the CLKDLY macro). There is
no difference between the programmable delay elements used for the PLL and the CLKDLY macro.
Note: For INBUF* driving a PLL macro or CLKDLY macro, the I/O will be hard-routed to the CCC; i.e., will be placed
by software to a dedicated Global I/O.
Figure 4-3 CCC Options: Global Buffers with Programmable Delay
PADN
PADP
Y
PAD
Y
Input LVDS/LVPECL Macro
INBUF* Macro
GLA
or
GLB
or
GLC
Clock Source
Clock Conditioning
Output
CLK
DLYGL[4:0]
GL
Table 4-2
Input and Output Description of the CLKDLY Macro
Signal
Name
I/O
Description
CLK
Reference Clock
Input
Reference clock input for PLL core
Input clock for primary output clock, GLA
GL
Global Output
Output Primary output clock to respective global/quadrant clock
networks
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A3P1000-2FGG484 功能描述:IC FPGA 1KB FLASH 1M 484-FBGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:ProASIC3 標(biāo)準(zhǔn)包裝:90 系列:ProASIC3 LAB/CLB數(shù):- 邏輯元件/單元數(shù):- RAM 位總計:36864 輸入/輸出數(shù):157 門數(shù):250000 電源電壓:1.425 V ~ 1.575 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 125°C 封裝/外殼:256-LBGA 供應(yīng)商設(shè)備封裝:256-FPBGA（17x17）
A3P1000-2FGG484I 功能描述:IC FPGA 1KB FLASH 1M 484-FBGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:ProASIC3 標(biāo)準(zhǔn)包裝:40 系列:SX-A LAB/CLB數(shù):6036 邏輯元件/單元數(shù):- RAM 位總計:- 輸入/輸出數(shù):360 門數(shù):108000 電源電壓:2.25 V ~ 5.25 V 安裝類型:表面貼裝 工作溫度:0°C ~ 70°C 封裝/外殼:484-BGA 供應(yīng)商設(shè)備封裝:484-FPBGA（27X27）
A3P1000-2PQ144 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs
A3P1000-2PQ144ES 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs
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