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參數(shù)資料
| 型號(hào)： | A3P1000-2FGG256FG256 |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 1000000 GATES, PBGA256 |
| 封裝： | 1 MM PITCH, GREEN, FBGA-256 |
| 文件頁數(shù)： | 207/608頁 |
| 文件大?。?/td> | 20486K |
| 代理商： | A3P1000-2FGG256FG256 |
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Clock Conditioning Circuits in IGLOO and ProASIC3 Devices
v1.1
4 - 33
wire VCC, GND;
VCC VCC_1_net(.Y(VCC));
GND GND_1_net(.Y(GND));
CLKDLY Inst1(.CLK(CLK), .GL(GL), .DLYGL0(VCC), .DLYGL1(GND), .DLYGL2(VCC),
.DLYGL3(GND), .DLYGL4(GND));
endmodule
Detailed Usage Information
Clock Frequency Synthesis
Deriving clocks of various frequencies from a single reference clock is known as frequency
synthesis. The PLL has an input frequency range from 1.5 to 350 MHz. This frequency is
automatically divided down to a range between 1.5 MHz and 5.5 MHz by input dividers (not
shown) between PLL macro inputs and PLL phase detector inputs. The VCO output is capable of an
output range from 24 to 350 MHz. With dividers before the input to the PLL core and following the
VCO outputs, the VCO output frequency can be divided to provide the final frequency range from
0.75 to 350 MHz. Using SmartGen, the dividers are automatically set to achieve the closest possible
matches to the specified output frequencies.
Users should be cautious when selecting the desired PLL input and output frequencies and the I/O
buffer standard used to connect to the PLL input and output clocks. Depending on the I/O
standards used for the PLL input and output clocks, the I/O frequencies have different maximum
limits. Refer to the family datasheets for specifications of maximum I/O frequencies for supported
I/O standards. Desired PLL input or output frequencies will not be achieved if the selected
frequencies are higher than the maximum I/O frequencies allowed by the selected I/O standards.
Users should be careful when selecting the I/O standards used for PLL input and output clocks.
Performing post-layout simulation can help detect this type of error, which will be identified with
pulse width violation errors. Users are strongly encouraged to perform post-layout simulation to
ensure the I/O standard used can provide the desired PLL input or output frequencies. Users can
also choose to cascade PLLs together to achieve the high frequencies needed for their applications.
Details of cascading PLLs are discussed in the "Cascading CCCs" section on page 4-38.
In SmartGen, the actual generated frequency (under typical operating conditions) will be displayed
beside the requested output frequency value. This provides the ability to determine the exact
frequency that can be generated by SmartGen, in real time. The log file generated by SmartGen is
a useful tool in determining how closely the requested clock frequencies match the user
specifications. For example, assume a user specifies 101 MHz as one of the secondary output
frequencies. If the best output frequency that could be achieved were 100 MHz, the log file
generated by SmartGen would indicate the actual generated frequency.
Simulation Verification
The integration of the generated PLL and CLKDLY modules is similar to any VHDL component or
Verilog module instantiation in a larger design; i.e., there is no special requirement that users need
to take into account to successfully synthesize their designs.
For simulation purposes, users need to refer to the VITAL or Verilog library that includes the
functional description and associated timing parameters. Refer to the Software Tools section of the
Actel website to obtain the family simulation libraries. If Actel Designer is installed, these libraries
are stored in the following locations:
<Designer_Installation_Directory>\lib\vtl\95\proasic3.vhd
<Designer_Installation_Directory>\lib\vtl\95\proasic3e.vhd
<Designer_Installation_Directory>\lib\vlog\ proasic3.v
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| A3P1000-2FGG484I | 功能描述:IC FPGA 1KB FLASH 1M 484-FBGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門陣列） 系列:ProASIC3 標(biāo)準(zhǔn)包裝:40 系列:SX-A LAB/CLB數(shù):6036 邏輯元件/單元數(shù):- RAM 位總計(jì):- 輸入/輸出數(shù):360 門數(shù):108000 電源電壓:2.25 V ~ 5.25 V 安裝類型:表面貼裝 工作溫度:0°C ~ 70°C 封裝/外殼:484-BGA 供應(yīng)商設(shè)備封裝:484-FPBGA（27X27） |
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