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參數(shù)資料
| 型號： | A3P1000-2FG484FG484 |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 1000000 GATES, PBGA484 |
| 封裝： | 1 MM PITCH, FBGA-484 |
| 文件頁數(shù)： | 192/608頁 |
| 文件大小： | 20486K |
| 代理商： | A3P1000-2FG484FG484 |
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Clock Conditioning Circuits in IGLOO and ProASIC3 Devices
v1.1
4 - 19
Dividers n and m (the input divider and feedback divider, respectively) provide integer frequency
division factors from 1 to 128. The output dividers u, v, and w provide integer division factors from
1 to 32. Frequency scaling of the reference clock CLKA is performed according to the following
formulas:
fGLA = fCLKA × m / (n × u) – GLA Primary PLL Output Clock
EQ 4-1
fGLB = fYB = fCLKA × m / (n × v) – GLB Secondary 1 PLL Output Clock(s)
EQ 4-2
fGLC = fYC = fCLKA × m / (n × w) – GLC Secondary 2 PLL Output Clock(s)
EQ 4-3
SmartGen provides a user-friendly method of generating the configured PLL netlist, which includes
automatically setting the division factors to achieve the closest possible match to the requested
frequencies. Since the five output clocks share the n and m dividers, the achievable output
frequencies are interdependent and related according to the following formula:
fGLA = fGLB × (v / u) = fGLC × (w / u)
EQ 4-4
Clock Delay Adjustment
There are a total of seven configurable delay elements implemented in the PLL architecture.
Two of the delays are located in the feedback path, entitled System Delay and Feedback Delay.
System Delay provides a fixed delay of 2 ns (typical), and Feedback Delay provides selectable delay
values from 0.6 ns to 5.56 ns in 160 ps increments (typical). For PLLs, delays in the feedback path
will effectively advance the output signal from the PLL core with respect to the reference clock.
Thus, the System and Feedback delays generate negative delay on the output clock. Additionally,
each of these delays can be independently bypassed if necessary.
The remaining five delays perform traditional time delay and are located at each of the outputs of
the PLL. Besides the fixed global driver delay of 0.755 ns for each of the global networks, the global
multiplexer outputs (GLA, GLB, and GLC) each feature an additional selectable delay value from
0.025 ns to 0.76 ns in the first step, and then to 5.56 ns in 160 ps increments. The additional YB and
YC signals have access to a selectable delay from 0.6 ns to 5.56 ns in 160 ps increments (typical). This
is the same delay value as the CLKDLY macro. It is similar to CLKDLY, which bypasses the PLL core
just to take advantage of the phase adjustment option with the delay value.
The following parameters must be taken into consideration to achieve minimum delay at the
outputs (GLA, GLB, GLC, YB, and YC) relative to the reference clock: routing delays from the PLL
core to CCC outputs, core outputs and global network output delays, and the feedback path delay.
The feedback path delay acts as a time advance of the input clock and will offset any delays
introduced beyond the PLL core output. The routing delays are determined from back-annotated
simulation and are configuration-dependent.
Phase Adjustment
The output from the PLL core can be phase-adjusted with respect to the reference input clock,
CLKA. The user can select a 0°, 90°, 180°, or 270° phase shift independently for each of the outputs
YA, GLB/YB, and GLC/YC. Note that each of these phase-adjusted signals may also undergo further
frequency division and/or time adjustment via the remaining dividers and delays located at the
outputs of the PLL.
Dynamic PLL Configuration
The CCCs can be configured both statically and dynamically.
In addition to the ports available in the Static CCC, the Dynamic CCC has the dynamic shift register
signals that enable dynamic reconfiguration of the CCC. With the Dynamic CCC, the ports CLKB and
CLKC are also exposed. All three clocks (CLKA, CLKB, and CLKC) can be configured independently.
相關PDF資料 |
PDF描述 |
|---|---|
| A3P1000-2FG484IFG484 | FPGA, 1000000 GATES, PBGA484 |
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相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| A3P1000-2FG484I | 功能描述:IC FPGA 1KB FLASH 1M 484-FBGA RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:ProASIC3 標準包裝:40 系列:SX-A LAB/CLB數(shù):6036 邏輯元件/單元數(shù):- RAM 位總計:- 輸入/輸出數(shù):360 門數(shù):108000 電源電壓:2.25 V ~ 5.25 V 安裝類型:表面貼裝 工作溫度:0°C ~ 70°C 封裝/外殼:484-BGA 供應商設備封裝:484-FPBGA（27X27） |
| A3P1000-2FGG144 | 功能描述:IC FPGA 1KB FLASH 1M 144-FBGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:ProASIC3 標準包裝:90 系列:ProASIC3 LAB/CLB數(shù):- 邏輯元件/單元數(shù):- RAM 位總計:36864 輸入/輸出數(shù):157 門數(shù):250000 電源電壓:1.425 V ~ 1.575 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 125°C 封裝/外殼:256-LBGA 供應商設備封裝:256-FPBGA（17x17） |
| A3P1000-2FGG144ES | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs |
| A3P1000-2FGG144I | 功能描述:IC FPGA 1KB FLASH 1M 144-FBGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:ProASIC3 標準包裝:40 系列:SX-A LAB/CLB數(shù):6036 邏輯元件/單元數(shù):- RAM 位總計:- 輸入/輸出數(shù):360 門數(shù):108000 電源電壓:2.25 V ~ 5.25 V 安裝類型:表面貼裝 工作溫度:0°C ~ 70°C 封裝/外殼:484-BGA 供應商設備封裝:484-FPBGA（27X27） |
| A3P1000-2FGG144PP | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs |
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