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參數(shù)資料
| 型號： | A3P1000-1PQG208PQ208 |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 1000000 GATES, PQFP208 |
| 封裝： | 0.50 MM PITCH, GREEN, PLASTIC, QFP-208 |
| 文件頁數(shù)： | 411/608頁 |
| 文件大?。?/td> | 20486K |
| 代理商： | A3P1000-1PQG208PQ208 |
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Migrating Designs from A3P250 to Lower-Logic-Density Devices
v1.0
13- 3
I/O Banks and Standards
ProASIC3 I/Os are partitioned into multiple I/O voltage banks. The number of banks is device-
dependent. There are four I/O banks in the A3P250 device and two I/O banks in the A3P030,
A3P060, and A3P125 devices.
Package pins routed to banks 0 and 1 in the A3P250 device are routed to bank 0 in the A3P030,
A3P060, and A3P125 devices, and banks 2 and 3 in the A3P250 device are routed to bank 1 in the
A3P030, A3P060, and A3P125 devices.
The banks have dedicated supplies; therefore, only I/Os with compatible voltage standards can be
assigned to the same I/O voltage bank.
Note that the A3P250 device supports double-ended I/Os; however, the A3P030, A3P060, and
A3P125 devices do not support double-ended I/Os.
Table 13-3 Migration Rules from Higher-Density Device to Lower-Density Device
Migration
Issue
Implementation Methodology
Higher Density
Lower Density
1
I/O or Global I/O
NC
Leave this pin floating OR program the I/O as unused (software
cannot program NC to usable I/O).
NC
I/O or Global I/O
2
I/O
Global I/O
Instantiate the global I/O as an I/O buffer (works as a single-
ended I/O).
3
Global I/O
I/O
Use the PDC constraint to promote the single-ended I/O to a
global pin. There will be some additional delay.
4VCC or VCCI
NC
The pin can remain connected to the board's VCC, VCCI , VMV,
VCOMPLF, or GNDQ plane, as applicable.
GNDQ
NC
VMV
NC
VCOMPLF
NC
5VCCIB(x)
1
VCCI B(y)
2
Make sure the two bank voltage levels are same.
Tie the pin to the board's corresponding VCCI/VMV plane.
VMV(x)1
VMV(y)2
6
VMV0
I/O or Global I/O Leave the pin connected to the board's VCC, VCCI , VMV,
VCOMPLF, or GNDQ plane, as applicable.
Instantiate the I/O as a tristate buffer with OE = 0 and no weak
pull-ups/-downs.
GNDQ
I/O
GNDQ
Global I/O
I/O
VCC
I/O
VCOMPLF
I/O
VCCPLF
I/O
Notes:
1. "x" is a bank number designator and can be 0–3 for ProASIC3 and 0–7 for ProASIC3E.
2. "y" is a bank number designator and can be 0–3 for ProASIC3 and 0–7 for ProASIC3E.
相關PDF資料 |
PDF描述 |
|---|---|
| A3P1000-2FG144FG144 | FPGA, 1000000 GATES, PBGA144 |
| A3P1000-2FG144IFG144 | FPGA, 1000000 GATES, PBGA144 |
| A3P1000-2FG256FG256 | FPGA, 1000000 GATES, PBGA256 |
| A3P1000-2FG256IFG256 | FPGA, 1000000 GATES, PBGA256 |
| A3P1000-2FG484FG484 | FPGA, 1000000 GATES, PBGA484 |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| A3P1000-1VQ144 | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs |
| A3P1000-1VQ144ES | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs |
| A3P1000-1VQ144I | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs |
| A3P1000-1VQ144PP | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs |
| A3P1000-1VQ144T | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:Automotive ProASIC3 Flash Family FPGAs |
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