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參數(shù)資料
| 型號： | A3P1000-1FG484IFG484 |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 1000000 GATES, PBGA484 |
| 封裝： | 1 MM PITCH, FBGA-484 |
| 文件頁數(shù)： | 289/608頁 |
| 文件大小： | 20486K |
| 代理商： | A3P1000-1FG484IFG484 |
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I/O Structures in IGLOO and Pro ASIC3 Devices
v1.1
7 - 17
IGLOO and ProASIC3
For boards and cards with three levels of staging, card power supplies must have time to reach
their final values before the I/Os are connected. Pay attention to the sizing of power supply
decoupling capacitors on the card to ensure that the power supplies are not overloaded with
capacitance.
Cards with three levels of staging should have the following sequence:
Grounds
Powers
I/Os and other pins
For Level 3 and Level 4 compliance with the 30 k gate device, cards with two levels of staging
should have the following sequence:
Grounds
Powers, I/Os, and other pins
Cold-Sparing Support
Cold-sparing refers to the ability of a device to leave system data undisturbed when the system is
powered up, while the component itself is powered down, or when power supplies are floating.
The resistor value is calculated based on the decoupling capacitance on a given power supply. The
RC constant should be greater than 3 s.
To remove resistor current during operation, it is suggested that the resistor be disconnected (e.g.,
with an NMOS switch) from the power supply after the supply has reached its final value. Refer to
handbooks for details on cold-sparing.
Cold-sparing means that a subsystem with no power applied (usually a circuit board) is electrically
connected to the system that is in operation. This means that all input buffers of the subsystem
must present very high input impedance with no power applied so as not to disturb the operating
portion of the system.
The 30 k gate devices fully support cold-sparing, since the I/O clamp diode is always off (see
Table 7-12 on page 7-19). If the 30 k gate device is used in applications requiring cold-sparing, a
discharge path from the power supply to ground should be provided. This can be done with a
discharge resistor or a switched resistor. This is necessary because the 30 k gate devices do not have
built-in I/O clamp diodes.
For other IGLOO and ProASIC3 devices, since the I/O clamp diode is always active, cold-sparing can
be accomplished either by employing a bus switch to isolate the device I/Os from the rest of the
system or by driving each I/O pin to 0 V. If the resistor is chosen, the resistor value must be
calculated based on decoupling capacitance on a given power supply on the board (this decoupling
capacitance is in parallel with the resistor). The RC time constant should ensure full discharge of
supplies before cold-sparing functionality is required. The resistor is necessary to ensure that the
power pins are discharged to ground every time there is an interruption of power to the device.
IGLOOe and ProASIC3E devices support cold-sparing for all I/O configurations. Standards, such as
PCI, that require I/O clamp diodes can also achieve cold-sparing compliance, since clamp diodes get
disconnected internally when the supplies are at 0 V.
When targeting low-power applications, I/O cold-sparing may add additional current if a pin is
configured with either a pull-up or pull-down resistor and driven in the opposite direction. A small
static current is induced on each I/O pin when the pin is driven to a voltage opposite to the weak
pull resistor. The current is equal to the voltage drop across the input pin divided by the pull
resistor. Refer to the "Detailed I/O DC Characteristics" section of the appropriate family datasheet
for the specific pull resistor value for the corresponding I/O standard.
For example, assuming an LVTTL 3.3 V input pin is configured with a weak pull-up resistor, a
current will flow through the pull-up resistor if the input pin is driven LOW. For LVTTL 3.3 V, the
pull-up resistor is ~45 k
Ω, and the resulting current is equal to 3.3 V / 45 kΩ = 73 A for the I/O pin.
This is true also when a weak pull-down is chosen and the input pin is driven HIGH. This current can
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