Revision 13 5-3 Revision 10 (continued) "TBD" for 3.3 V LVCMOS Wide Range in Table 2-28 I/O Output Buffer M" />
參數(shù)資料
型號(hào)： A3P030-2QNG68I
廠商： Microsemi SoC
文件頁(yè)數(shù)： 123/220頁(yè)
文件大?。?/td> 0K
描述： IC FPGA 1KB FLASH 30K 68-QFN
標(biāo)準(zhǔn)包裝： 260
系列： ProASIC3
輸入/輸出數(shù)： 49
門數(shù)： 30000
電源電壓： 1.425 V ~ 1.575 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 85°C
封裝/外殼： 68-VFQFN 裸露焊盤
供應(yīng)商設(shè)備封裝： 68-QFN（8x8）
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ProASIC3 Flash Family FPGAs
Revision 13
5-3
Revision 10
(continued)
"TBD" for 3.3 V LVCMOS Wide Range in Table 2-28 I/O Output Buffer Maximum
replaced by "Same as regular 3.3 V" (SAR 33852).
The equations in the notes for Table 2-31 I/O Weak Pull-Up/Pull-Down
Resistances were corrected (SAR 32470).
"TBD" for 3.3 V LVCMOS Wide Range in Table 2-32 I/O Short Currents IOSH/IOSL
through Table 2-34 I/O Short Currents IOSH/IOSL was replaced by "Same as
regular 3.3 V LVCMOS" (SAR 33852).
through Table 2-49 for IOSL and IOSH, replacing "TBD" (SAR 33852).
The following sentence was deleted from the "2.5 V LVCMOS" section (SAR 24916):
"It uses a 5 V–tolerant input buffer and push-pull output buffer."
The table notes were revised for Table 2-90 LVDS Minimum and Maximum DC
Values were added for FDDRIMAX and FDDOMAX in Table 2-102 Input DDR
23919).
Table 2-115 ProASIC3 CCC/PLL Specification was updated. A note was added to
indicate that when the CCC/PLL core is generated by Microsemi core generator
software, not all delay values of the specified delay increments are available (SAR
25705).
The following figures were deleted (SAR 29991). Reference was made to a new
Flash-Based cSoCs and FPGAs, which covers these cases in detail (SAR 21770).
Figure 2-34 Write Access after Write onto Same Address
Figure 2-35 Read Access after Write onto Same Address
The port names in the SRAM "Timing Waveforms", SRAM "Timing Characteristics"
tables, Figure 2-38 FIFO Reset, and the FIFO "Timing Characteristics" tables were
revised to ensure consistency with the software names (SARs 29991, 30510).
The "Pin Descriptions" chapter has been added (SAR 21642).
Package names used in the "Package Pin Assignments" section were revised to
match standards given in Package Mechanical Drawings (SAR 27395).
July 2010
The versioning system for datasheets has been changed. Datasheets are assigned
a revision number that increments each time the datasheet is revised. The
"ProASIC3 Device Status" table on page III indicates the status for each device in
the device family.
N/A
Revision
Changes
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相關(guān)PDF資料
PDF描述
BR24T32F-WE2 IC EEPROM I2C 32K 400KHZ 8-SOP
HSC40DRAN CONN EDGECARD 80POS R/A .100 SLD
AGLN015V2-QNG68I IC FPGA NANO 1KB 15K 68-QFN
HSC40DRAH CONN EDGECARD 80POS R/A .100 SLD
AGLN010V2-QNG48I IC FPGA NANO 1KB 10K 48-QFN
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
A3P030-2VQ100 功能描述:IC FPGA 1KB FLASH 30K 100-VQFP RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門陣列） 系列:ProASIC3 標(biāo)準(zhǔn)包裝:152 系列:IGLOO PLUS LAB/CLB數(shù):- 邏輯元件/單元數(shù):792 RAM 位總計(jì):- 輸入/輸出數(shù):120 門數(shù):30000 電源電壓:1.14 V ~ 1.575 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 85°C 封裝/外殼:289-TFBGA，CSBGA 供應(yīng)商設(shè)備封裝:289-CSP（14x14）
A3P030-2VQ100I 功能描述:IC FPGA 1KB FLASH 30K 100-VQFP RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門陣列） 系列:ProASIC3 標(biāo)準(zhǔn)包裝:152 系列:IGLOO PLUS LAB/CLB數(shù):- 邏輯元件/單元數(shù):792 RAM 位總計(jì):- 輸入/輸出數(shù):120 門數(shù):30000 電源電壓:1.14 V ~ 1.575 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 85°C 封裝/外殼:289-TFBGA，CSBGA 供應(yīng)商設(shè)備封裝:289-CSP（14x14）
A3P030-2VQ144 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs
A3P030-2VQ144ES 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs
A3P030-2VQ144I 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs
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