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參數(shù)資料
| 型號(hào)： | A3P015-2QNG68I |
| 廠(chǎng)商： | Microsemi SoC |
| 文件頁(yè)數(shù)： | 24/220頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA 1KB FLASH 15K 68-QFN |
| 標(biāo)準(zhǔn)包裝： | 260 |
| 系列： | ProASIC3 |
| 輸入/輸出數(shù)： | 49 |
| 門(mén)數(shù)： | 15000 |
| 電源電壓： | 1.425 V ~ 1.575 V |
| 安裝類(lèi)型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 68-VFQFN 裸露焊盤(pán) |
| 供應(yīng)商設(shè)備封裝： | 68-QFN（8x8） |
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ProASIC3 Device Family Overview
1-6
Revision 13
The inputs of the six CCC blocks are accessible from the FPGA core or from one of several inputs
located near the CCC that have dedicated connections to the CCC block.
The CCC block has these key features:
Wide input frequency range (fIN_CCC) = 1.5 MHz to 350 MHz
Output frequency range (fOUT_CCC) = 0.75 MHz to 350 MHz
Clock delay adjustment via programmable and fixed delays from –7.56 ns to +11.12 ns
2 programmable delay types for clock skew minimization
Clock frequency synthesis (for PLL only)
Additional CCC specifications:
Internal phase shift = 0°, 90°, 180°, and 270°. Output phase shift depends on the output divider
configuration (for PLL only).
Output duty cycle = 50% ± 1.5% or better (for PLL only)
Low output jitter: worst case < 2.5% × clock period peak-to-peak period jitter when single global
network used (for PLL only)
Maximum acquisition time = 300 s (for PLL only)
Low power consumption of 5 mW
Exceptional tolerance to input period jitter— allowable input jitter is up to 1.5 ns (for PLL only)
Four precise phases; maximum misalignment between adjacent phases of 40 ps × (350 MHz /
fOUT_CCC) (for PLL only)
Global Clocking
ProASIC3 devices have extensive support for multiple clocking domains. In addition to the CCC and PLL
support described above, there is a comprehensive global clock distribution network.
Each VersaTile input and output port has access to nine VersaNets: six chip (main) and three quadrant
global networks. The VersaNets can be driven by the CCC or directly accessed from the core via
multiplexers (MUXes). The VersaNets can be used to distribute low-skew clock signals or for rapid
distribution of high fanout nets.
相關(guān)PDF資料 |
PDF描述 |
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| A3P015-2VQG144 | 制造商:ACTEL 制造商全稱(chēng):Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs |
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