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參數(shù)資料
| 型號： | A14V25A-VQG100C |
| 廠商： | Microsemi SoC |
| 文件頁數(shù)： | 44/90頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA 2500 GATES 3.3V 100-VQFP |
| 產(chǎn)品變化通告： | A1425A Family Discontinuation 23/Jan/2012 |
| 標(biāo)準(zhǔn)包裝： | 90 |
| 系列： | ACT™ 3 |
| LAB/CLB數(shù)： | 310 |
| 輸入/輸出數(shù)： | 83 |
| 門數(shù)： | 2500 |
| 電源電壓： | 3 V ~ 3.6 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 70°C |
| 封裝/外殼： | 100-TQFP |
| 供應(yīng)商設(shè)備封裝： | 100-VQFP（14x14） |
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Accelerator Series FPGAs – ACT 3 Family
R e visio n 3
2 - 41
A14100A, A14V100A Timing Characteristics (continued)
Table 2-37 A14100A, A14V100A Worst-Case Commercial Conditions, VCC = 4.75 V, TJ = 70°C
Dedicated (hardwired) I/O Clock Network
–3 Speed1 –2 Speed1 –1 Speed Std. Speed 3.3 V Speed1 Units
Parameter/Description
Min. Max. Min. Max. Min. Max. Min. Max. Min.
Max.
tIOCKH
Input Low to High (pad to I/O module
input)
2.3
2.6
3.0
3.5
4.5
ns
tIOPWH
Minimum Pulse Width High
2.4
3.3
3.8
4.8
6.5
ns
tIPOWL
Minimum Pulse Width Low
2.4
3.3
3.8
4.8
6.5
ns
tIOSAPW Minimum Asynchronous Pulse Width
2.4
3.3
3.8
4.8
6.5
ns
tIOCKSW Maximum Skew
0.6
0.7
0.8
0.6
ns
tIOP
Minimum Period
5.0
6.8
8.0
10.0
13.4
ns
fIOMAX
Maximum Frequency
200
150
125
100
75
MHz
Dedicated (hardwired) Array Clock
tHCKH
Input Low to High (pad to S-module
input)
3.7
4.1
4.7
5.5
7.0
ns
tHCKL
Input High to Low (pad to S-module
input)
3.7
4.1
4.7
5.5
7.0
ns
tHPWH
Minimum Pulse Width High
2.4
3.3
3.8
4.8
6.5
ns
tHPWL
Minimum Pulse Width Low
2.4
3.3
3.8
4.8
6.5
ns
tHCKSW
Delta High to Low, Low Slew
0.6
0.7
0.8
0.6
ns
tHP
Minimum Period
5.0
6.8
8.0
10.0
13.4
ns
fHMAX
Maximum Frequency
200
150
125
100
75
MHz
Routed Array Clock Networks
tRCKH
Input Low to High (FO = 64)
6.0
6.8
7.7
9.0
11.8
ns
tRCKL
Input High to Low (FO = 64)
6.0
6.8
7.7
9.0
11.8
ns
tRPWH
Min. Pulse Width High (FO = 64)
4.1
4.5
5.4
6.1
8.2
ns
tRPWL
Min. Pulse Width Low (FO = 64)
4.1
4.5
5.4
6.1
8.2
ns
tRCKSW
Maximum Skew (FO = 128)
1.2
1.4
1.6
1.8
ns
tRP
Minimum Period (FO = 64)
8.3
9.3
11.1
12.5
16.7
ns
fRMAX
Maximum Frequency (FO = 64)
120
105
90
80
60
MHz
Clock-to-Clock Skews
tIOHCKSW I/O Clock to H-Clock Skew
0.0
2.6
0.0
2.7
0.0
2.9
0.0
3.0
0.0
3.0
ns
tIORCKSW I/O Clock to R-Clock Skew (FO = 64)
(FO = 350)
0.0
1.7
5.0
0.0
1.7
5.0
0.0
1.7
5.0
0.0
1.7
5.0
0.0
5.0
ns
tHRCKSW H-Clock to R-Clock Skew (FO = 64)
(FO = 350)
0.0
1.3
3.0
0.0
1.0
3.0
0.0
1.0
3.0
0.0
1.0
3.0
0.0
1.0
3.0
ns
Notes: *
1. The –2 and –3 speed grades have been discontinued. Refer to PDN 0104, PDN 0203, PDN 0604, and PDN 1004 at
2. Delays based on 35 pF loading.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| A14V25A-VQ100C | IC FPGA 2500 GATES 3.3V 100-VQFP |
| AGM43DTBS-S189 | CONN EDGECARD 86POS R/A .156 SLD |
| AYM43DTAS-S189 | CONN EDGECARD 86POS R/A .156 SLD |
| ASM43DTAS-S189 | CONN EDGECARD 86POS R/A .156 SLD |
| IDT71V416L10BEG8 | IC SRAM 4MBIT 10NS 48FBGA |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| A14V40AA-1BG208B | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:Accelerator Series FPGAs - ACT 3Family |
| A14V40AA-1BG208C | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:Accelerator Series FPGAs - ACT 3Family |
| A14V40AA-1BG208I | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:Accelerator Series FPGAs - ACT 3Family |
| A14V40AA-1BG208M | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:Accelerator Series FPGAs - ACT 3Family |
| A14V40AA-1CQ208B | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:Accelerator Series FPGAs - ACT 3Family |
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