Table 2-21 A1415A, A" />
參數(shù)資料
型號(hào)： A1440A-1VQ100I
廠商： Microsemi SoC
文件頁數(shù)： 27/90頁
文件大?。?/td> 0K
描述： IC FPGA 4K GATES 100-VQFP
產(chǎn)品變化通告： A1440A Family Discontinuation 24/Jan/2012
標(biāo)準(zhǔn)包裝： 90
系列： ACT™ 3
LAB/CLB數(shù)： 564
輸入/輸出數(shù)： 83
門數(shù)： 4000
電源電壓： 4.5 V ~ 5.5 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 85°C
封裝/外殼： 100-TQFP
供應(yīng)商設(shè)備封裝： 100-VQFP（14x14）
Accelerator Series FPGAs – ACT 3 Family
R e visio n 3
2 - 25
A1415A, A14V15A Timing Characteristics (continued)
Table 2-21 A1415A, A14V15A Worst-Case Commercial Conditions, VCC = 4.75 V, TJ = 70°C
Dedicated (hardwired) I/O Clock Network
–3 Speed –2 Speed –1 Speed Std. Speed 3.3 V Speed1 Units
Parameter/Description
Min. Max. Min. Max. Min. Max. Min. Max. Min.
Max.
tIOCKH
Input Low to High (pad to I/O module
input)
2.0
2.3
2.6
3.0
3.5
ns
tIOPWH
Minimum Pulse Width High
1.9
2.4
3.3
3.8
4.8
ns
tIPOWL
Minimum Pulse Width Low
1.9
2.4
3.3
3.8
4.8
ns
tIOSAPW Minimum Asynchronous Pulse Width
1.9
2.4
3.3
3.8
4.8
ns
tIOCKSW Maximum Skew
0.4
ns
tIOP
Minimum Period
4.0
5.0
6.8
8.0
10.0
ns
fIOMAX
Maximum Frequency
250
200
150
125
100
MHz
Dedicated (hardwired) Array Clock
tHCKH
Input Low to High (pad to S-module
input)
3.0
3.4
3.9
4.5
5.5
ns
tHCKL
Input High to Low (pad to S-module
input)
3.0
3.4
3.9
4.5
5.5
ns
tHPWH
Minimum Pulse Width High
1.9
2.4
3.3
3.8
4.8
ns
tHPWL
Minimum Pulse Width Low
1.9
2.4
3.3
3.8
4.8
ns
tHCKSW
Delta High to Low, Low Slew
0.3
ns
tHP
Minimum Period
4.0
5.0
6.8
8.0
10.0
ns
fHMAX
Maximum Frequency
250
200
150
125
100
MHz
Routed Array Clock Networks
tRCKH
Input Low to High (FO = 64)
3.7
4.1
4.7
5.5
9.0
ns
tRCKL
Input High to Low (FO = 64)
4.0
4.5
5.1
6.0
9.0
ns
tRPWH
Min. Pulse Width High (FO = 64)
3.3
3.8
4.2
4.9
6.5
ns
tRPWL
Min. Pulse Width Low (FO = 64)
3.3
3.8
4.2
4.9
6.5
ns
tRCKSW
Maximum Skew (FO = 128)
0.7
0.8
0.9
1.0
ns
tRP
Minimum Period (FO = 64)
6.8
8.0
8.7
10.0
13.4
ns
fRMAX
Maximum Frequency (FO = 64)
150
125
115
100
75
MHz
Clock-to-Clock Skews
tIOHCKSW I/O Clock to H-Clock Skew
0.0
1.7
0.0
1.8
0.0
2.0
0.0
2.2
0.0
3.0
ns
tIORCKSW I/O Clock to R-Clock Skew (FO = 64)
0.0
1.0
0.0
1.0
0.0
1.0
0.0
1.0
0.0
3.0
ns
tHRCKSW H-Clock to R-Clock Skew (FO = 64)
(FO = 50% maximum)
0.0
1.0
0.0
1.0
0.0
1.0
0.0
1.0
0.0
3.0
ns
Notes:
1. Delays based on 35 pF loading.
2. The –2 and –3 speed grades have been discontinued. Refer to PDN 0104, PDN 0203, PDN 0604, and PDN 1004 at
相關(guān)PDF資料
PDF描述
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IDT71V632S6PFGI8 IC SRAM 2MBIT 6NS 100TQFP
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IDT71V632S5PFGI8 IC SRAM 2MBIT 5NS 100TQFP
A1440A-1VQ100C IC FPGA 4K GATES 100-VQFP
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
A1440A-1VQG100C 功能描述:IC FPGA 4K GATES 100-VQFP RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門陣列） 系列:ACT™ 3 產(chǎn)品變化通告:XC4000(E,L) Discontinuation 01/April/2002 標(biāo)準(zhǔn)包裝:24 系列:XC4000E/X LAB/CLB數(shù):100 邏輯元件/單元數(shù):238 RAM 位總計(jì):3200 輸入/輸出數(shù):80 門數(shù):3000 電源電壓:4.5 V ~ 5.5 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 100°C 封裝/外殼:120-BCBGA 供應(yīng)商設(shè)備封裝:120-CPGA（34.55x34.55）
A1440A-1VQG100I 功能描述:IC FPGA 4K GATES 100-VQFP RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門陣列） 系列:ACT™ 3 產(chǎn)品變化通告:XC4000(E,L) Discontinuation 01/April/2002 標(biāo)準(zhǔn)包裝:24 系列:XC4000E/X LAB/CLB數(shù):100 邏輯元件/單元數(shù):238 RAM 位總計(jì):3200 輸入/輸出數(shù):80 門數(shù):3000 電源電壓:4.5 V ~ 5.5 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 100°C 封裝/外殼:120-BCBGA 供應(yīng)商設(shè)備封裝:120-CPGA（34.55x34.55）
A1440A-2PG175C 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field Programmable Gate Array (FPGA)
A1440A-2PL84C 制造商:Microsemi Corporation 功能描述:FPGA ACT 3 4K GATES 564 CELLS 200MHZ 0.8UM 5V 84PLCC - Rail/Tube 制造商:Microsemi SOC Products Group 功能描述:FPGA ACT 3 4K GATES 564 CELLS 200MHZ 0.8UM 5V 84PLCC - Rail/Tube
A1440A-2PL84I 制造商:Microsemi SOC Products Group 功能描述:FPGA ACT 3 4K GATES 564 CELLS 200MHZ 0.8UM 5V 84PLCC - Rail/Tube
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