- 您現在的位置：買賣IC網 > PDF目錄294786 > A1425A-2PQG160I FPGA, 310 CLBS, 2500 GATES, PQFP160 PDF資料下載
參數資料
| 型號： | A1425A-2PQG160I |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 310 CLBS, 2500 GATES, PQFP160 |
| 封裝： | PLASTIC, QFP-160 |
| 文件頁數： | 37/68頁 |
| 文件大?。?/td> | 489K |
| 代理商： | A1425A-2PQG160I |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁當前第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁
1-216
A14100A, A14V100A Timing Characteristics (continued)
(Worst-Case Commercial Conditions)
Note:
1.
Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating device
performance. Post-route timing analysis or simulation is required to determine actual worst-case performance. Post-route timing is based
on actual routing delay measurements performed on the device prior to shipment.
I/O Module Input Propagation Delays
‘–3’ Speed
‘–2’ Speed
‘–1’ Speed
‘Std’ Speed
3.3V Speed
Parameter
Description
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max. Units
tINY
Input Data Pad to Y
2.8
3.2
3.6
4.2
5.5
ns
tICKY
Input Reg IOCLK Pad to Y
4.7
5.3
6.0
7.0
9.2
ns
tOCKY
Output Reg IOCLK Pad to Y
4.7
5.3
6.0
7.0
9.2
ns
tICLRY
Input Asynchronous
Clear to Y
4.7
5.3
6.0
7.0
9.2
ns
tOCLRY
Output Asynchronous
Clear to Y
4.7
5.3
6.0
7.0
9.2
ns
Predicted Input Routing Delays1
tIRD1
FO=1 Routing Delay
0.9
1.0
1.1
1.3
1.7
ns
tIRD2
FO=2 Routing Delay
1.2
1.4
1.6
1.8
2.4
ns
tIRD3
FO=3 Routing Delay
1.4
1.6
1.8
2.1
2.8
ns
tIRD4
FO=4 Routing Delay
1.7
1.9
2.2
2.5
3.3
ns
tIRD8
FO=8 Routing Delay
2.8
3.2
3.6
4.2
5.5
ns
I/O Module Sequential Timing
tINH
Input F-F Data Hold
(w.r.t. IOCLK Pad)
0.0
ns
tINSU
Input F-F Data Setup
(w.r.t. IOCLK Pad)
1.2
1.4
1.5
1.8
ns
tIDEH
Input Data Enable Hold
(w.r.t. IOCLK Pad)
0.0
ns
tIDESU
Input Data Enable Setup
(w.r.t. IOCLK Pad)
5.8
6.5
7.5
8.6
ns
tOUTH
Output F-F Data Hold
(w.r.t. IOCLK Pad)
0.7
0.8
1.0
ns
tOUTSU
Output F-F Data Setup
(w.r.t. IOCLK Pad)
0.7
0.8
1.0
ns
tODEH
Output Data Enable Hold
(w.r.t. IOCLK Pad)
0.3
0.4
0.5
ns
tODESU
Output Data Enable Setup
(w.r.t. IOCLK Pad)
1.3
1.5
2.0
ns
相關PDF資料 |
PDF描述 |
|---|---|
| A1425A-2VQG100C | FPGA, 310 CLBS, 2500 GATES, 200 MHz, PQFP100 |
| A1425A-2VQG100I | FPGA, 310 CLBS, 2500 GATES, PQFP100 |
| A1425A-PLG84C | FPGA, 310 CLBS, 2500 GATES, 125 MHz, PQCC84 |
| A1425A-PLG84I | FPGA, 310 CLBS, 2500 GATES, PQCC84 |
| A1425A-PQG100C | FPGA, 310 CLBS, 2500 GATES, 125 MHz, PQFP100 |
相關代理商/技術參數 |
參數描述 |
|---|---|
| A1425A-2VQ100C | 制造商:Microsemi SOC Products Group 功能描述:FPGA ACT 3 2.5K GATES 310 CELLS 200MHZ 0.8UM 5V 100VQFP - Trays |
| A1425A-2VQ100I | 制造商:Microsemi Corporation 功能描述:FPGA ACT 3 2.5K GATES 310 CELLS 200MHZ 0.8UM 5V 100VQFP - Trays |
| A1425A-2VQG100C | 制造商:Microsemi Corporation 功能描述:FPGA ACT 3 2.5K GATES 310 CELLS 200MHZ 0.8UM 5V 100VQFP - Trays |
| A1425A-2VQG100I | 制造商:Microsemi Corporation 功能描述:FPGA ACT 3 2.5K GATES 310 CELLS 200MHZ 0.8UM 5V 100VQFP - Trays |
| A1425A-3PL84C | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field Programmable Gate Array (FPGA) |
發(fā)布緊急采購，3分鐘左右您將得到回復。