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參數(shù)資料
| 型號(hào)： | A1240A-PG132C |
| 廠(chǎng)商： | Microsemi SoC |
| 文件頁(yè)數(shù)： | 5/54頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA 4K GATES 132-CPGA COM |
| 標(biāo)準(zhǔn)包裝： | 21 |
| 系列： | ACT™ 2 |
| LAB/CLB數(shù)： | 684 |
| 輸入/輸出數(shù)： | 104 |
| 門(mén)數(shù)： | 4000 |
| 電源電壓： | 4.5 V ~ 5.5 V |
| 安裝類(lèi)型： | 通孔 |
| 工作溫度： | 0°C ~ 70°C |
| 封裝/外殼： | 132-BCPGA |
| 供應(yīng)商設(shè)備封裝： | 132-CPGA（34.54x34.54） |
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ACT 2 Family FPGAs
R e visio n 8
2 -7
ACT 2 Timing Model1
Notes:
1. Values shown for A1240A-2 at worst-case commercial conditions.
2. Input module predicted routing delay
Figure 2-1
Timing Model
Output Delays
Internal Delays
Input Delays
tINH = 2.0 ns
tINSU= 4.0 ns
I/O Module
D
Q
tINGL= 4.7 ns
tINYL= 2.6 ns tIRD2= 4.8 ns(2)
Combinatorial
Logic Module
tPD= 3.8 ns
Sequential
Logic Module
I/O Module
tRD1 = 1.4 ns
tDLH = 8.0 ns
I/O Module
ARRAY
CLOCKS
FMAX= 100 MHz
Combin-
atorial
Logic
Included
in t
SUD
D
Q
D
Q
tOUTH = 0.0 ns
tOUTSU= 0.4 ns
tGLH = 9.0 ns
tDLH = 8.0 ns
tENHZ = 7.1 ns
tRD1= 1.4 ns
tCO= 3.8 ns
tSUD= 0.4 ns
tHD= 0.0 ns
tRD4 = 3.1 ns
tRD8 = 4.7 ns
Predicted
Routing
Delays
tCKH= 11.8 ns
G
FO = 256
tRD2 = 1.7 ns
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參數(shù)描述 |
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