(W or s t - C as e M i l i t a r y Cond i t i o n s , V <" />
參數(shù)資料
型號： A1010B-PQ100I
廠商： Microsemi SoC
文件頁數(shù)： 20/98頁
文件大?。?/td> 0K
描述： IC FPGA 1200 GATES 100-PQFP IND
標(biāo)準(zhǔn)包裝： 66
系列： ACT™ 1
LAB/CLB數(shù)： 295
輸入/輸出數(shù)： 57
門數(shù)： 1200
電源電壓： 4.5 V ~ 5.5 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 85°C
封裝/外殼： 100-BQFP
供應(yīng)商設(shè)備封裝： 100-PQFP（14x20）
27
Hi R e l F P GA s
A1 24 0A T i m i n g C har a c t e r i st i c s
(W or s t - C as e M i l i t a r y Cond i t i o n s , V CC = 4.5 V, TJ = 1 25°C)
‘–1’ Speed
‘Std’ Speed
Parameter
Description
Min.
Max.
Min.
Max.
Units
Logic Module Propagation Delays1
tPD1
Single Module
5.2
6.1
ns
tCO
Sequential Clk to Q
5.2
6.1
ns
tGO
Latch G to Q
5.2
6.1
ns
tRS
Flip-Flop (Latch) Reset to Q
5.2
6.1
ns
Logic Module Predicted Routing Delays2
tRD1
FO=1 Routing Delay
1.9
2.2
ns
tRD2
FO=2 Routing Delay
2.4
2.8
ns
tRD3
FO=3 Routing Delay
3.1
3.7
ns
tRD4
FO=4 Routing Delay
4.3
5.0
ns
tRD8
FO=8 Routing Delay
6.6
7.7
ns
Logic Module Sequential Timing3, 4
tSUD
Flip-Flop (Latch) Data Input Setup
0.5
ns
tHD
Flip-Flop (Latch) Data Input Hold
0.0
ns
tSUENA
Flip-Flop (Latch) Enable Setup
1.3
ns
tHENA
Flip-Flop (Latch) Enable Hold
0.0
ns
tWCLKA
Flip-Flop (Latch) Clock Active Pulse
Width
7.4
8.1
ns
tWASYN
Flip-Flop (Latch) Asynchronous Pulse
Width
7.4
8.1
ns
tA
Flip-Flop Clock Input Period
14.8
18.6
ns
tINH
Input Buffer Latch Hold
2.5
ns
tINSU
Input Buffer Latch Setup
–3.5
ns
tOUTH
Output Buffer Latch Hold
0.0
ns
tOUTSU
Output Buffer Latch Setup
0.5
ns
fMAX
Flip-Flop (Latch) Clock Frequency
63
54
MHz
Notes:
1.
For dual-module macros, use tPD1 + tRD1 + tPDn , tCO + tRD1 + tPDn , or tPD1 + tRD1 + tSUD , whichever is appropriate.
2.
Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating device
performance. Post-route timing analysis or simulation is required to determine actual worst-case performance. Post-route timing is based
on actual routing delay measurements performed on the device prior to shipment.
3.
Data applies to macros based on the S-module. Timing parameters for sequential macros constructed from C-modules can be obtained from
the DirectTime Analyzer utility.
4.
Setup and hold timing parameters for the Input Buffer Latch are defined with respect to the PAD and the D input. External setup/hold
timing parameters must account for delay from an external PAD signal to the G inputs. Delay from an external PAD signal to the G input
subtracts (adds) to the internal setup (hold) time.
相關(guān)PDF資料
PDF描述
A1010B-PQG100I IC FPGA 1200 GATES 100-PQFP IND
A42MX09-3VQ100 IC FPGA MX SGL CHIP 14K 100VQFP
A42MX09-3VQG100 IC FPGA MX SGL CHIP 14K 100VQFP
A3P600L-FG484I IC FPGA 1KB FLASH 600K 484-FBGA
A3P600L-FGG484I IC FPGA 1KB FLASH 600K 484-FBGA
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
A1010B-PQG100C 功能描述:IC FPGA 1200 GATES 100-PQFP COM RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:ACT™ 1 標(biāo)準(zhǔn)包裝:90 系列:ProASIC3 LAB/CLB數(shù):- 邏輯元件/單元數(shù):- RAM 位總計(jì):36864 輸入/輸出數(shù):157 門數(shù):250000 電源電壓:1.425 V ~ 1.575 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 125°C 封裝/外殼:256-LBGA 供應(yīng)商設(shè)備封裝:256-FPBGA（17x17）
A1010B-PQG100I 功能描述:IC FPGA 1200 GATES 100-PQFP IND RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:ACT™ 1 標(biāo)準(zhǔn)包裝:40 系列:SX-A LAB/CLB數(shù):6036 邏輯元件/單元數(shù):- RAM 位總計(jì):- 輸入/輸出數(shù):360 門數(shù):108000 電源電壓:2.25 V ~ 5.25 V 安裝類型:表面貼裝 工作溫度:0°C ~ 70°C 封裝/外殼:484-BGA 供應(yīng)商設(shè)備封裝:484-FPBGA（27X27）
A1010BSTDCQ84B 制造商:未知廠家 制造商全稱:未知廠家 功能描述:ASIC
A1010BSTDCQ84C 制造商:未知廠家 制造商全稱:未知廠家 功能描述:ASIC
A1010BSTDCQ84E 制造商:未知廠家 制造商全稱:未知廠家 功能描述:ASIC
發(fā)布緊急采購，3分鐘左右您將得到回復(fù)。

采購需求

(若只采購一條型號，填寫一行即可)

發(fā)布成功！您可以繼續(xù)發(fā)布采購。也可以進(jìn)入我的后臺(tái)，查看報(bào)價(jià)

發(fā)布成功！您可以繼續(xù)發(fā)布采購。也可以進(jìn)入我的后臺(tái)，查看報(bào)價(jià)

*型號 *數(shù)量 廠商 批號 封裝
添加更多采購

我的聯(lián)系方式

*
*
*