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參數(shù)資料
| 型號： | A1010B-1PLG68I |
| 廠商： | Microsemi SoC |
| 文件頁數(shù)： | 28/98頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA 1200 GATES 68-PLCC IND |
| 標準包裝： | 19 |
| 系列： | ACT™ 1 |
| LAB/CLB數(shù)： | 295 |
| 輸入/輸出數(shù)： | 57 |
| 門數(shù)： | 1200 |
| 電源電壓： | 4.5 V ~ 5.5 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 68-LCC（J 形引線） |
| 供應商設備封裝： | 68-PLCC（24.23x24.23） |
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A1 28 0XL Ti m i ng Cha r act e r i s t i cs (continued)
(W or s t - C as e M i l i t a r y Cond i t i o n s , V CC = 4.5 V, TJ = 1 25°C)
‘–1’ Speed
‘Std’ Speed
Parameter Description
Min.
Max.
Min.
Max.
Units
Input Module Propagation Delays
tINYH
Pad to Y High
1.5
1.7
ns
tINYL
Pad to Y Low
1.7
2.1
ns
tINGH
G to Y High
2.8
3.3
ns
tINGL
G to Y Low
3.7
4.3
ns
Input Module Predicted Routing Delays1
tRD1
FO=1 Routing Delay
4.6
5.3
ns
tRD2
FO=2 Routing Delay
5.2
6.1
ns
tRD3
FO=3 Routing Delay
5.5
6.5
ns
tRD4
FO=4 Routing Delay
6.4
7.5
ns
tRD8
FO=8 Routing Delay
9.2
10.8
ns
Global Clock Network
tCKH
Input Low to High
FO = 32
FO = 384
7.1
8.0
8.4
9.5
ns
tCKL
Input High to Low
FO = 32
FO = 384
7.0
8.0
8.3
9.5
ns
tPWH
Minimum Pulse Width High
FO = 32
FO = 384
4.3
4.8
5.3
5.7
ns
tPWL
Minimum Pulse Width Low
FO = 32
FO = 384
4.3
4.8
5.3
5.7
ns
tCKSW
Maximum Skew
FO = 32
FO = 384
1.1
1.2
ns
tSUEXT
Input Latch External Setup
FO = 32
FO = 384
0.0
ns
tHEXT
Input Latch External Hold
FO = 32
FO = 384
3.6
4.6
4.2
5.3
ns
tP
Minimum Period
FO = 32
FO = 384
9.1
9.8
10.7
11.8
ns
fMAX
Maximum Frequency
FO = 32
FO = 384
110
100
90
85
MHz
Note:
1.
Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating device
performance. Post-route timing analysis or simulation is required to determine actual worst-case performance. Post-route timing is based
on actual routing delay measurements performed on the device prior to shipment. Optimization techniques may further reduce delays by 0
to 4 ns.
相關PDF資料 |
PDF描述 |
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