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參數資料
| 型號： | 82801FR |
| 廠商： | Intel Corp. |
| 英文描述： | Intel I/O Controller Hub 6 (ICH6) Family |
| 中文描述： | 英特爾I / O控制器集線器6（ICH6）家庭 |
| 文件頁數： | 175/462頁 |
| 文件大?。?/td> | 3450K |
| 代理商： | 82801FR |
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Intel
82801BA ICH2 Datasheet
5-119
Functional Description
Table 5-76. USB Legacy Keyboard State Transitions
Current State
Action
Data Value
Next State
Comment
IDLE
64h / Write
D1h
GateState1
Standard D1 command. Cycle passed through to
8042. SMI# doesn't go active. PSTATE goes to 1.
IDLE
64h / Write
Not D1h
IDLE
Bit 3 in configuration Register determines if cycle
passed through to 8042 and if SMI# generated.
IDLE
64h / Read
N/A
IDLE
Bit 2 in configuration Register determines if cycle
passed through to 8042 and if SMI# generated.
IDLE
60h / Write
Don't Care
IDLE
Bit 1 in configuration Register determines if cycle
passed through to 8042 and if SMI# generated.
IDLE
60h / Read
N/A
IDLE
Bit 0 in configuration Register determines if cycle
passed through to 8042 and if SMI# generated.
GateState1
60h / Write
XXh
GateState2
Cycle passed through to 8042, even if trap
enabled in Bit 1 in configuration Register. No
SMI# generated. PSTATE remains 1. If data
value is not DFh or DDh then the 8042 may
chose to ignore it.
GateState1
64h / Write
D1h
GateState1
Cycle passed through to 8042, even if trap
enabled via Bit 3 in configuration Register. No
SMI# generated. PSTATE remains 1. Stay in
GateState1 because this is part of the double-
trigger sequence.
GateState1
64h / Write
Not D1h
ILDE
Bit 3 in configuration space determines if cycle
passed through to 8042 and if SMI# generated.
PSTATE goes to 0. If Bit 7 in configuration
Register is set, then SMI# should be generated.
GateState1
60h / Read
N/A
IDLE
This is an invalid sequence. Bit 0 in configuration
Register determines if cycle passed through to
8042 and if SMI# generated. PSTATE goes to 0.
If Bit 7 in configuration Register is set, then SMI#
should be generated.
GateState1
64h / Read
N/A
GateState1
Just stay in same state. Generate an SMI# if
enabled in Bit 2 of configuration Register.
PSTATE remains 1.
GateState2
64 / Write
FFh
IDLE
Standard end of sequence. Cycle passed through
to 8042. PSTATE goes to 0. Bit 7 in configuration
Space determines if SMI# should be generated.
GateState2
64h / Write
Not FFh
IDLE
Improper end of sequence. Bit 3 in configuration
Register determines if cycle passed through to
8042 and if SMI# generated. PSTATE goes to 0.
If Bit 7 in configuration Register is set, then SMI#
should be generated.
GateState2
64h / Read
N/A
GateState2
Just stay in same state. Generate an SMI# if
enabled in Bit 2 of configuration Register.
PSTATE remains 1.
GateState2
60h / Write
XXh
IDLE
Improper end of sequence. Bit 1 in configuration
Register determines if cycle passed through to
8042 and if SMI# generated. PSTATE goes to 0.
If Bit 7 in configuration Register is set, then SMI#
should be generated.
GateState2
60h / Read
N/A
IDLE
Improper end of sequence. Bit 0 in configuration
Register determines if cycle passed through to
8042 and if SMI# generated. PSTATE goes to 0.
If Bit 7 in configuration Register is set, then SMI#
should be generated.
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相關PDF資料 |
PDF描述 |
|---|---|
| 82801DB | Intel 82801DB I/O Controller Hub 4 (ICH4) |
| 82801AA | 82801AB (ICH0) I/O Controller Hub |
| 82801AB | 82801AB (ICH0) I/O Controller Hub |
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| 82804AA | Interface IC |
相關代理商/技術參數 |
參數描述 |
|---|---|
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| 82801GDHICH7DH | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Intel I/O Controller Hub 7 |
| 82801GHMICH7-MDH | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Intel I/O Controller Hub 7 |
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