參數(shù)資料
型號(hào)： 82801FBM
廠商： Intel Corp.
英文描述： Intel I/O Controller Hub 6 (ICH6) Family
中文描述： 英特爾I / O控制器集線器6（ICH6）家庭
文件頁(yè)數(shù)： 344/462頁(yè)
文件大?。?/td> 3450K
代理商： 82801FBM
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IDE Controller Registers (D31:F1)
10-12
Intel
82801BA ICH2 Datasheet
10.2.2
BMIS[P,S]—Bus Master IDE Status Register
Address Offset:
Primary: 02h
Secondary: 0Ah
00h
Attribute:
R/WC
Default Value:
Size:
8 bits
10.2.3
BMID[P,S]—Bus Master IDE Descriptor Table Pointer
Register
Address Offset:
Primary: 04h
Secondary: 0Ch
All bits undefined
Attribute:
R/W
Default Value:
Size:
32 bits
Bit
Description
7
Reserved. Returns 0.
6
Drive 1 DMA Capable
—R/W.
0 = Not Capable.
1 = Capable. Set by device dependent code (BIOS or device driver) to indicate that drive 1 for this
channel is capable of DMA transfers, and that the controller has been initialized for optimum
performance. The ICH2 does not use this bit. It is intended for systems that do not attach BMIDE
to the PCI bus.
5
Drive 0 DMA Capable
—R/W.
0 = Not Capable.
1 = Capable. Set by device dependent code (BIOS or device driver) to indicate that drive 0 for this
channel is capable of DMA transfers and that the controller has been initialized for optimum
performance. The ICH2 does not use this bit. It is intended for systems that do not attach BMIDE
to the PCI bus.
4:3
Reserved. Returns 0s.
2
Interrupt
—R/WC. Software can use this bit to determine if an IDE device has asserted its interrupt
line (IRQ14 for the Primary channel and IRQ15 for Secondary).
1 = Set by the rising edge of the IDE interrupt line, regardless of whether or not the interrupt is
masked in the 8259 or the internal I/O APIC. When this bit is read as a one, all data transferred
from the drive is visible in system memory.
0 = This bit is cleared by software writing a '1' to the bit position. If this bit is cleared while the
interrupt is still active, this bit will remain clear until another assertion edge is detected on the
interrupt line.
1
Error
—R/WC.
1 = This bit is set when the controller encounters a target abort or master abort when transferring
data on PCI.
0 = This bit is cleared by software writing a '1' to the bit position.
0
Bus Master IDE Active (ACT)
—RO.
1 = Set by the ICH2 when the Start bit is written to the Command register.
0 = This bit is cleared by the ICH2 when the last transfer for a region is performed, where EOT for
that region is set in the region descriptor. It is also cleared by the ICH2 when the Start bit is
cleared in the Command register. When this bit is read as a zero, all data transferred from the
drive during the previous bus master command is visible in system memory, unless the bus
master command was aborted.
Bit
Description
31:2
Base address of Descriptor table (BADDR)
—R/W. Corresponds to A[31:2]. The Descriptor Table
must be DWord aligned. The Descriptor Table must not cross a 64 KB boundary in memory.
1:0
Reserved.
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相關(guān)PDF資料
PDF描述
82801FR Intel I/O Controller Hub 6 (ICH6) Family
82801DB Intel 82801DB I/O Controller Hub 4 (ICH4)
82801AA 82801AB (ICH0) I/O Controller Hub
82801AB 82801AB (ICH0) I/O Controller Hub
82803AAMRH-R Controller Miscellaneous - Datasheet Reference
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
82801FR 制造商:INTEL 制造商全稱(chēng):Intel Corporation 功能描述:Intel I/O Controller Hub 6 (ICH6) Family
82801GBICH7 制造商:INTEL 制造商全稱(chēng):Intel Corporation 功能描述:Intel I/O Controller Hub 7
82801GBMICH7-M 制造商:INTEL 制造商全稱(chēng):Intel Corporation 功能描述:Intel I/O Controller Hub 7
82801GDHICH7DH 制造商:INTEL 制造商全稱(chēng):Intel Corporation 功能描述:Intel I/O Controller Hub 7
82801GHMICH7-MDH 制造商:INTEL 制造商全稱(chēng):Intel Corporation 功能描述:Intel I/O Controller Hub 7
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