
CONTENTS
3.5.3 PORT 92 REGISTER
ààààààààààààààààààààààààààààààààààààààààààààààààààààààààààààà 91
3.5.4 LEISAMGDLAST EISA BUS MASTER GRANTED REGISTER
àààààààààààààààààààà 92
3.6 Power Management Registers
ààààààààààààààààààààààààààààààààààààààààààààààààààààààààà 92
3.6.1 APMCDADVANCED POWER MANAGEMENT CONTROL PORT
ààààààààààààààààà 92
3.6.2 APMSDADVANCED POWER MANAGEMENT STATUS PORT
àààààààààààààààààààà 92
3.7 APIC Registers
àààààààààààààààààààààààààààààààààààààààààààààààààààààààààààààààààààààààà 93
3.7.1 IOREGSELDI/O REGISTER SELECT REGISTER
àààààààààààààààààààààààààààààààà 93
3.7.2 IOWINDI/O WINDOW REGISTER
àààààààààààààààààààààààààààààààààààààààààààààààà 93
3.7.3 APICIDDI/O APIC IDENTIFICATION REGISTER
ààààààààààààààààààààààààààààààààà 94
3.7.4 APICIDDI/O APIC IDENTIFICATION REGISTER
ààààààààààààààààààààààààààààààààà 94
3.7.5 APICARBDI/O APIC ARBITRATION REGISTER
àààààààààààààààààààààààààààààààààà 95
3.7.6 IOREDTBL
[
15:0
]
DI/O REDIRECTION TABLE REGISTERS
àààààààààààààààààààààà 95
PAGE
4.0 ADDRESS DECODING
àààààààààààààààààààààààààààààààààààààààààààààààààààààààààààààààààà 98
4.1 BIOS Memory Space
àààààààààààààààààààààààààààààààààààààààààààààààààààààààààààààààààà 98
4.2 I/O Addresses Contained Within The ESC
àààààààààààààààààààààààààààààààààààààààààààà 101
4.3 Configuration Addresses
ààààààààààààààààààààààààààààààààààààààààààààààààààààààààààààà 110
4.4 X-Bus Peripherals
àààààààààààààààààààààààààààààààààààààààààààààààààààààààààààààààààààà 112
4.5 I/O APIC Registers
ààààààààààààààààààààààààààààààààààààààààààààààààààààààààààààààààààà 114
5.0 EISA CONTROLLER FUNCTIONAL DESCRIPTION
àààààààààààààààààààààààààààààààààààà 115
5.1 Overview
ààààààààààààààààààààààààààààààààààààààààààààààààààààààààààààààààààààààààààààà 115
5.2 Clock Generation
ààààààààààààààààààààààààààààààààààààààààààààààààààààààààààààààààààààà 116
5.2.1 CLOCK STRETCHING
àààààààààààààààààààààààààààààààààààààààààààààààààààààààààà 116
5.3 EISA Master Cycles
àààààààààààààààààààààààààààààààààààààààààààààààààààààààààààààààààà 117
5.3.1 EISA MASTER TO 32-BIT EISA SLAVE
àààààààààààààààààààààààààààààààààààààààààà 117
5.3.2 EISA MASTER TO 16-BIT ISA SLAVE
ààààààààààààààààààààààààààààààààààààààààààà 119
5.3.3 EISA MASTER TO 8-BIT EISA/ISA SLAVES
ààààààààààààààààààààààààààààààààààààà 119
5.3.4 EISA MASTER BACK-OFF
àààààààààààààààààààààààààààààààààààààààààààààààààààààà 120
5.4 ISA Master Cycles
àààààààààààààààààààààààààààààààààààààààààààààààààààààààààààààààààààà 121
5.4.1 ISA MASTER TO 32-/16-BIT EISA SLAVE
ààààààààààààààààààààààààààààààààààààààà 121
5.4.2 ISA MASTER TO 16-BIT ISA SLAVE
ààààààààààààààààààààààààààààààààààààààààààààà 121
5.4.3 ISA MASTER TO 8-BIT EISA/ISA SLAVE
àààààààààààààààààààààààààààààààààààààààà 123
5.4.4 ISA WAIT STATE GENERATION
àààààààààààààààààààààààààààààààààààààààààààààààà 123
5.5 Mis-Match Cycles
àààààààààààààààààààààààààààààààààààààààààààààààààààààààààààààààààààà 124
5.6 Data Swap Buffer Control Logic
ààààààààààààààààààààààààààààààààààààààààààààààààààààààà 125
5.7 Servicing DMA Cycles
àààààààààààààààààààààààààààààààààààààààààààààààààààààààààààààààà 126
5.8 Refresh Cycles
ààààààààààààààààààààààààààààààààààààààààààààààààààààààààààààààààààààààà 126
7