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參數(shù)資料
| 型號： | 79RC32V333-100DHI |
| 英文描述： | 8-Pin, 1.5KB Flash Program, 64B Flash Data, 8MHz Internal Oscillator, -40C to +85C, 8-DFN, T/R |
| 中文描述： | 微處理器 |
| 文件頁數(shù)： | 473/654頁 |
| 文件大?。?/td> | 6963K |
| 代理商： | 79RC32V333-100DHI |
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IDT EJTAG System
EJTAG Processor Core Extensions
79RC32438 User Reference Manual
20 - 7
November 4, 2002
Notes
Debug Mode Address Space
Debug Mode access to unmapped address space is identical to that of Kernel Mode. Mapped areas are
accessible as in Kernel Mode, but only if a valid translation is possible immediately by the MMU. The
reason is that a memory accesses that would cause an TLB-type exception if tried from Kernel Mode will
cause re-entry into Debug Mode (see section “Debug Mode Exceptions” on page 20-19) through an excep-
tion if the memory access is tried while in Debug Mode. Memory accesses usually causing TLB-type excep-
tion are therefore not handled by the usual memory management routines if these memory accesses are
made while in Debug Mode. Updating and handling of cached areas is the same as that in Kernel Mode.
In addition, an uncached and unmapped debug segment dseg (EJTAG area) appears in the address
range 0xFF20 0000 to 0xFF3F FFFF. The dseg thereby appears in the kseg part of the compatibility
segment, and access to kseg is possible with dseg provided as described in section “Debug Mode Address
Space” on page 20-7. Coprocessor loads and stores to dseg are not allowed.
The dseg area is implemented only if the Debug Control Register (DCR) is included in the implementa-
tion. Refer to “Debug Control Register” on page 20-30 for additional information on the DCR. The imple-
mentation-dependent value of the NoDCR bit in the Debug register (see section “Debug Register (CP0
Register 23, Select 0)” on page 20-25) indicates the presence of the dseg segment as shown in Table 20.6.
If dseg is not present, then all transactions from the processor in Debug Mode go to the Kernel Mode
address space. Debug software must check the DebugNoDCR bit before trying to access the dseg
segment.
Conditions for access to dseg are described in section “Access to dmseg (EJTAG memory) Address
Range” on page 20-9 and section “Access to drseg (EJTAG Registers) Address Range” on page 20-10.
Figure 2-1 shows the layout of the virtual address space.
NoDCR bit in Debug Register
dseg
Presence
0
dseg present
1
no dseg
Table 20.6 Overview of Test Access Port Registers
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