參數(shù)資料
型號(hào)： 5CEFA7F31C8NES
廠商： Altera
文件頁(yè)數(shù)： 422/1077頁(yè)
文件大?。?/td> 0K
描述： IC CYCLONE V FPGA 150K 896-FBGA
標(biāo)準(zhǔn)包裝： 27
系列： Cyclone® V E
LAB/CLB數(shù)： 56415
邏輯元件/單元數(shù)： 149500
RAM 位總計(jì)： 6656000
輸入/輸出數(shù)： 480
電源電壓： 1.07 V ~ 1.13 V
安裝類(lèi)型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 896-BGA
供應(yīng)商設(shè)備封裝： 896-FBGA（31x31）
其它名稱(chēng)： 544-2736
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Serial Digital Interface Transceiver Datapath
Figure 4-25: SDI Mode Transceiver Datapath
FPGA Fabric
tx_coreclk
rx_coreclk
tx_clkout
rx_clkout
Transmitter Channel PCS
Transmitter Channel PMA
Receiver Channel PCS
Receiver Channel PMA
High-Speed Serial Clock
Low-Speed Parallel Clock
Parallel Recovered Clock
FPGA
Fabric–Transceiver
Interface Clock
TX Phase
Compensation
FIFO
wrclk rdclk
Byte
Serializer
wrclk rdclk
Serializer
Local Clock
Divider
RX Phase
Compensation
FIFO
Byte
Deserializer
Word
Aligner
Deserializer
CDR
/2
Transmitter Datapath
The transmitter datapath in the HD-SDI configuration with a 10-bit wide FPGA fabric-transceiver interface
consists of the transmitter phase compensation FIFO and the 10:1 serializer. In HD-SDI and 3G-SDI
configurations with 20-bit wide FPGA fabric-transceiver interface, the transmitter datapath also includes
the byte serializer.
In SDI mode, the transmitter is purely a parallel-to-serial converter. You must implement the SDI
transmitter functions, such as the scrambling and cyclic redundancy check (CRC) code generation,
in the FPGA logic array.
Note:
Receiver Datapath
In the 10-bit channel width SDI configuration, the receiver datapath consists of the clock recovery unit
(CRU), 1:10 deserializer, word aligner in bit-slip mode, and receiver phase compensation FIFO. In the 20-
bit channel width SDI configuration, the receiver datapath also includes the byte deserializer.
You must implement the SDI receiver functions, such as descrambling, framing, and CRC checker,
in the FPGA logic array.
Note:
Receiver Word Alignment and Framing
In SDI systems, the word aligner in the receiver datapath is not useful because the word alignment and
framing happen after descrambling. Altera recommends that you drive the rx_bitslip of the PHY
MegaWizard signal low to avoid having the word aligner insert bits in the received data stream.
Serial Data Converter (SDC) JESD204
The SDC (JESD204) protocol conforms to JESD204, a JEDEC standard that enables a high-speed serial
connection between analog-to-digital converters and logic devices using only a two-wire high-speed serial
Transceiver Protocol Configurations in Cyclone V Devices
Altera Corporation
CV-53004
Serial Digital Interface Transceiver Datapath
4-26
2013.10.17
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