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參數(shù)資料
| 型號(hào)： | S912XEQ512J3MAG |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 995/1324頁 |
| 文件大?。?/td> | 0K |
| 描述： | MCU 16BIT 512K FLASH 144LQFP |
| 標(biāo)準(zhǔn)包裝： | 60 |
| 系列： | HCS12X |
| 核心處理器： | HCS12X |
| 芯體尺寸： | 16-位 |
| 速度： | 50MHz |
| 連通性： | CAN，EBI/EMI，I²C，IrDA，SCI，SPI |
| 外圍設(shè)備： | LVD，POR，PWM，WDT |
| 輸入/輸出數(shù)： | 119 |
| 程序存儲(chǔ)器容量： | 512KB（512K x 8） |
| 程序存儲(chǔ)器類型： | 閃存 |
| EEPROM 大?。?/td> | 4K x 8 |
| RAM 容量： | 32K x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 1.72 V ~ 5.5 V |
| 數(shù)據(jù)轉(zhuǎn)換器： | A/D 24x12b |
| 振蕩器型： | 外部 |
| 工作溫度： | -40°C ~ 125°C |
| 封裝/外殼： | 144-LQFP |
| 包裝： | 托盤 |
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Chapter 19 Pulse-Width Modulator (S12PWM8B8CV1)
MC9S12XE-Family Reference Manual Rev. 1.25
Freescale Semiconductor
701
19.3.2.5
PWM Center Align Enable Register (PWMCAE)
The PWMCAE register contains eight control bits for the selection of center aligned outputs or left aligned
outputs for each PWM channel. If the CAEx bit is set to a one, the corresponding PWM output will be
center aligned. If the CAEx bit is cleared, the corresponding PWM output will be left aligned. See
detailed description of the PWM output modes.
Read: Anytime
Write: Anytime
NOTE
Write these bits only when the corresponding channel is disabled.
19.3.2.6
PWM Control Register (PWMCTL)
The PWMCTL register provides for various control of the PWM module.
Read: Anytime
Write: Anytime
There are three control bits for concatenation, each of which is used to concatenate a pair of PWM
channels into one 16-bit channel. When channels 6 and 7are concatenated, channel 6 registers become the
high order bytes of the double byte channel. When channels 4 and 5 are concatenated, channel 4 registers
become the high order bytes of the double byte channel. When channels 2 and 3 are concatenated, channel
Module Base + 0x0004
76543210
R
CAE7
CAE6
CAE5
CAE4
CAE3
CAE2
CAE1
CAE0
W
Reset
0
00000
Figure 19-7. PWM Center Align Enable Register (PWMCAE)
Table 19-8. PWMCAE Field Descriptions
Field
Description
7–0
CAE[7:0]
Center Aligned Output Modes on Channels 7–0
0 Channels 7–0 operate in left aligned output mode.
1 Channels 7–0 operate in center aligned output mode.
Module Base + 0x0005
76543210
R
CON67
CON45
CON23
CON01
PSWAI
PFRZ
00
W
Reset
0
00000
= Unimplemented or Reserved
Figure 19-8. PWM Control Register (PWMCTL)
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