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參數(shù)資料
| 型號(hào)： | μPD78018F(A) |
| 廠商： | NEC Corp. |
| 元件分類： | 8位微控制器 |
| 英文描述： | 8 Bit Single Chip Microcontrollers |
| 中文描述： | 8位單片機(jī)微控制器 |
| 文件頁數(shù)： | 343/521頁 |
| 文件大?。?/td> | 1988K |
| 代理商： | ΜPD78018F(A) |
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343
CHAPTER 16 SERIAL INTERFACE CHANNEL 0 (
μ
PD78018FY SUBSERIES)
(4) Signals
Table 16-5 lists the signals used in the I
2
C bus mode.
Table 16-5. Signals in I
2
C Bus Mode
Signal Name
Output Device
Definition
Output Condition
Influence on Flag
Meaning of Signal
Start condition
Master
Falling edge of SDA0
(SDA1) when SCL is
high
Note 1
Setting of CMDT
Sets CMDD
Indicates that address
is transmitted next and
that serial communica-
tion is started
Stop condition
Master
Rising edge of SDA0
(SDA1) when SCL is
high
Note 1
Setting of RELT
Sets RELD
Clears CMDD
Indicates end of serial
transmission
Acknowledge
signal (ACK)
Master/slave
Low-level signal of
SDA0 (SDA1) output
during 1-clock period of
SCL after completion of
serial reception
ACKE = 1
Setting of ACKT
Sets ACKD
Indicates that 1 byte
has been completely
received
Wait (WAIT)
Slave
Low-level signal output
to SCL
WAT1,
WAT0 = 1 X
–
Indicates that serial
reception cannot be
executed
Serial clock
(SCL)
Master
Synchronization clock
for outputting signals
Sets CSIIF0
Note 3
Synchronization signal
for serial communica-
tion
Address (A6-A0)
Master
7-bit data output in
synchronization with
SCL after start condition
has been output
Indicates address
value on serial bus
that specifies slave
Transfer direction
(R/W)
Master
1-bit data output in
synchronization with
SCL after address has
been output
Indicates whether data
is transmitted or
received
Data (D7-D0)
Master/slave
8-bit data output in
synchronization with
SCL not immediately
after start condition
Indicates data actually
communicated
Notes 1.
The level of the serial clock can be controlled by the CLC bit in interrupt timing specification register
(SINT).
2.
Serial transfer is started in the wait status after the wait status has been released.
3.
If 8-clock wait is selected with WUP = 0, CSIIF0 is set at the rising edge of the eighth clock of SCL.
When 9-clock wait is selected with WUP = 0, CSIIF0 is set at the rising edge of the ninth clock of SCL.
An address is received when WUP = 1 and CSIIF0 is set if that address coincides with the value of
the slave address register (SVA), and if the stop condition is detected
Execution of
instruction that
writes data to
SIO0 when
CSIE0 = 1 (serial
transfer start
instruction)
Note 2
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| μPD78018FY | 8 Bit Single Chip Microcontrollers |
| μPD78P018F | 8 Bit Single Chip Microcontrollers |
| μPD78P018F(A) | 8 Bit Single Chip Microcontrollers |
| μPD78P018FY | 8 Bit Single Chip Microcontrollers |
| μPD78012F | 8 Bit Single Chip Microcontrollers |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| PD780308 | 制造商:NEC 制造商全稱:NEC 功能描述:8-BIT SINGLE-CHIP MICROCOMPUTER |
| PD780336GC-XXX-9EV | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microcontroller |
| PD7-80-70A | 制造商:MERRIMAC 制造商全稱:MERRIMAC 功能描述:0 , 75 ohm POWER DIVIDERS / COMBINERS |
| PD784054GCA2 | 制造商:NEC 制造商全稱:NEC 功能描述:16-BIT SINGLE-CHIP MICROCONTROLLER |
| PD784976A | 制造商:NEC 制造商全稱:NEC 功能描述:16-Bit Single-Chip Microcontroller |
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