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參數資料
| 型號： | μPD78016FY |
| 廠商： | NEC Corp. |
| 元件分類： | 8位微控制器 |
| 英文描述： | 8 Bit Single Chip Microcontrollers |
| 中文描述： | 8位單片機微控制器 |
| 文件頁數： | 339/521頁 |
| 文件大?。?/td> | 1988K |
| 代理商： | ΜPD78016FY |
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339
CHAPTER 16 SERIAL INTERFACE CHANNEL 0 (
μ
PD78018FY SUBSERIES)
Notes 1.
Set bit 5 (SIC) of the interrupt timing specification register (SINT) to 1 when using the wake-
up function. Do not execute an instruction that writes the serial I/O shift register 0 (SIO0) while
WUP = 1.
2.
COI is 0 when CSIE = 0.
(b) Serial bus interface control register (SBIC)
The SBIC is set by using a 1-bit or 8-bit memory manipulation instruction.
This register is set to 00H when the RESET signal is input.
(Cont’d)
Note
Bits 2, 3, and 6 (RELD, CMDD, and ACKD) are read-only bits.
Remark
CSIE0: Bit 7 of the serial operation mode register 0 (CSIM0)
RELT
Used to output stop condition in I
2
C bus mode.
SO0 latch is set to 1 when RELT = 1. After SO0 latch has been set, this bit is automatically cleared to 0.
It is also cleared to 0 when CSIE = 0.
R/W
CMDT
Used to output start condition in I
2
C bus mode.
SO0 latch is cleared to 0 when CMDT = 1. After SO0 latch has been cleared, this bit is automatically cleared to 0.
It is also cleared to 0 when CSIE0 = 0.
R/W
R
RELD
Detects stop condition
Setting condition (RELD = 1)
Clearing conditions (RELD = 0)
When stop condition is detected in I
2
C bus mode
On execution of transfer start instruction
If values of SIO0 and SVA do not coincide on
address reception
When CSIE0 = 0
On RESET
<6>
<5>
<4>
<3>
<2>
<1>
<0>
<7>
Symbol
SBIC
BSYE ACKD ACKE ACKT CMDD RELD CMDT RELT
FF61H 00H
R/W
Note
Address On reset R/W
COI
0
Slave address comparison result flag
Note 2
Data of slave address register (SVA) does not coincide with data of serial I/O shift register 0 (SIO0).
Data of slave address register (SVA) coincides with data of I/O shift register 0 (SIO0).
R
1
CSIE0
0
Controls operation of serial interface channel 0
Stops operation
Enables operation
R/W
1
WUP
0
1
Controls wake-up function
Note 1
An interrupt request signal is generated each time a serial transfer is executed in all modes
When in I
2
C bus mode, after the start condition is detected (CMDD = 1), if the received address
coincides with the slave address register (SVA) an interrupt request signal is generated.
R/W
相關PDF資料 |
PDF描述 |
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