參數(shù)資料
型號(hào)： μPD703003
廠商： NEC Corp.
英文描述： 16/32 Bit Single Chip Microcontrollers(16/32位單片微控制器)
中文描述： 16/32位單片機(jī)微控制器（16/32位單片微控制器）
文件頁數(shù)： 49/82頁
文件大?。?/td> 592K
代理商： ΜPD703003
49
μ
PD703003
Instruction Set List
Instruction
Mnemonic
group
Operand
Opcode
Operation
Flags
CY OV
S
Z
SAT
Load/store
instructions
SLD.B
disp7[ep], reg2
r r r r r 01 1 0d d dd d dd
adr
←
ep + zero-extend (disp7)
GR[reg2]
←
sign-extend (Load-memory (adr, Byte))
SLD.H
disp8[ep], reg2
r r r r r 10 0 0d d dd d dd
adr
←
ep + zero-extend (disp8)
Note 1
GR[reg2]
←
sign-extend (Load-memory (adr, Halfword))
SLD.W
disp8[ep], reg2
r r r r r 10 1 0d d dd d d0
adr
←
ep + zero-extend (disp8)
Note 2
GR[reg2]
←
Load-memory (adr, Word)
LD.B
disp16[reg1], reg2
r r r r r 11 1 00 0RRRRR
adr
←
GR[reg1] + sign-extend (disp16)
d d dd d dd d dd d dd d dd
GR[reg2]
←
sign-extend (Load-memory (adr, Byte))
LD.H
disp16[reg1], reg2
r r r r r 11 1 00 1RRRRR
adr
←
GR[reg1] + sign-extend (disp16)
d d dd d dd d dd d dd d d0
GR[reg2]
←
sign-extend (Load-memory (adr, Halfword))
Note 3
LD.W
disp16[reg1], reg2
r r r r r 11 1 00 1RRRRR
adr
←
GR[reg1] + sign-extend (disp16)
d d dd d dd d dd d dd d d1
GR[reg2]
←
Load-memory (adr, Word)
Note 3
SST.B
reg2, disp7[ep]
r r r r r 01 1 1d d dd d dd
adr
←
ep + zero-extend (disp7)
Store-memory (adr, GR[reg2], Byte)
SST.H
reg2, disp8[ep]
r r r r r 10 0 1d d dd d dd
adr
←
ep + zero-extend (disp8)
Note 1
Store-memory (adr, GR[reg2], Halfword)
SST.W
reg2, disp8[ep]
r r r r r 10 1 0d d dd d d1
adr
←
ep + zero-extend (disp8)
Note 2
Store-memory (adr, GR[reg2], Word)
ST.B
reg2, disp16[reg1]
r r r r r 11 1 01 0RRRRR
adr
←
GR[reg1] + sign-extend (disp16)
d d dd d dd d dd d dd d dd
Store-memory (adr, GR[reg2], Byte)
ST.H
reg2, disp16[reg1]
r r r r r 11 1 01 1RRRRR
adr
←
GR[reg1] + sign-extend (disp16)
d d dd d dd d dd d dd d d0
Store-memory (adr, GR[reg2], Halfword)
Note 3
ST.W
reg2, disp16[reg1]
r r r r r 11 1 01 1RRRRR
adr
←
GR[reg1] + sign-extend (disp16)
d d dd d dd d dd d dd d d1
Store-memory (adr, GR[reg2], Word)
Note 3
Arithmetic MOV
operation
instructions
reg1, reg2
r r r r r 00 0 00 0RRRRR
GR[reg2]
←
GR[reg1]
MOV
imm5, reg2
r r r r r 01 0 00 0 i i i i i
GR[reg2]
←
sign-extend (imm5)
MOVHI
imm16, reg1, reg2
r r r r r 11 0 01 0RRRRR
GR[reg2]
←
GR[reg1] + (imm16 || 0
16
)
i i i i i i i i i i i i i i i i
MOVEA
imm16, reg1, reg2
r r r r r 11 0 00 1RRRRR
GR[reg2]
←
GR[reg1] + sign-extend (imm16)
i i i i i i i i i i i i i i i i
ADD
reg1, reg2
r r r r r 00 1 11 0RRRRR
GR[reg2]
←
GR[reg2] + GR[reg1]
×
×
×
×
ADD
imm5, reg2
r r r r r 01 0 01 0 i i i i i
GR[reg2]
←
GR[reg2] + sign-extend (imm5)
×
×
×
×
ADDI
imm16, reg1, reg2
r r r r r 11 0 00 0RRRRR
GR[reg2]
←
GR[reg1] + sign-extend (imm16)
i i i i i i i i i i i i i i i i
×
×
×
×
SUB
reg1, reg2
r r r r r 00 1 10 1RRRRR
GR[reg2]
←
GR[reg2] – GR[reg1]
×
×
×
×
SUBR
reg1, reg2
r r r r r 00 1 10 0RRRRR
GR[reg2]
←
GR[reg1] – GR[reg2]
×
×
×
×
Notes 1.
ddddddd = high-order 7 bits of disp8
2.
dddddd = high-order 6 bits of disp8
3.
ddddddddddddddd = high-order 15 bits of disp16
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