參數(shù)資料
型號： XC5VLX220-2FFG1760I
廠商： Xilinx Inc
文件頁數(shù)： 8/91頁
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描述： IC FPGA VIRTEX-5 220K 1760FBGA
標(biāo)準(zhǔn)包裝： 1
系列： Virtex®-5 LX
LAB/CLB數(shù)： 17280
邏輯元件/單元數(shù)： 221184
RAM 位總計： 7077888
輸入/輸出數(shù)： 800
電源電壓： 0.95 V ~ 1.05 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 1760-BBGA，F(xiàn)CBGA
供應(yīng)商設(shè)備封裝： 1760-FCBGA
配用： 568-5088-ND - BOARD DEMO DAC1408D750
HW-AFX-FF1760-500-G-ND - BOARD DEV VIRTEX 5 FF1760
Virtex-5 FPGA Data Sheet: DC and Switching Characteristics
DS202 (v5.3) May 5, 2010
Product Specification
16
GTP_DUAL Tile Switching Characteristics
Consult UG196:Virtex-5 FPGA RocketIO GTP Transceiver User Guide for further information.
Table 30: GTP_DUAL Tile Performance
Symbol
Description
Speed Grade
Units
-3
-2
-1
FGTPMAX
Maximum GTP transceiver data rate
3.75
3.2
Gb/s
FGPLLMAX
Maximum PLL frequency
2.0
GHz
FGPLLMIN
Minimum PLL frequency
1.0
GHz
Table 31: Dynamic Reconfiguration Port (DRP) in the GTP_DUAL Tile Switching Characteristics
Symbol
Description
Speed Grade
Units
-3
-2
-1
FGTPDRPCLK
GTP DCLK (DRP clock) maximum frequency
200
175
150
MHz
Table 32: GTP_DUAL Tile Reference Clock Switching Characteristics
Symbol
Description
Conditions
All Speed Grades
Units
Min
Max
FGCLK
Reference clock frequency range(1)
CLK
60
350
MHz
TRCLK
Reference clock rise time
20% – 80%
200
400
ps
TFCLK
Reference clock fall time
80% – 20%
200
400
ps
TDCREF
Reference clock duty cycle(2)
CLK
40
50
60
%
TGJTT
Reference clock total jitter, peak-peak(3)
CLK
40
ps
TLOCK
Clock recovery frequency acquisition
time
Initial PLL lock
1
ms
TPHASE
Clock recovery phase acquisition time
Lock to data after PLL has
locked to the reference clock
200
s
Notes:
1.
The clock from the GTP_DUAL differential clock pin pair can be used for all serial bit rates. GREFCLK can be used for serial bit rates up to
1Gb/s.
2.
For reference clock rates above 325 MHz, a duty cycle of 45% to 55% must be maintained.
3.
Measured at the package pin. GTP_DUAL jitter characteristics measured using a clock with specification TGJTT.
X-Ref Target - Figure 5
Figure 5: Reference Clock Timing Parameters
ds202_05_100506
80%
20%
TFCLK
TRCLK
相關(guān)PDF資料
PDF描述
XC6VLX550T-1FF1760I IC FPGA VIRTEX-6LXT 1760FFBGA
AMC43DRTI-S13 CONN EDGECARD 86POS .100 EXTEND
ACC65DRTI CONN EDGECARD 130PS .100 DIP SLD
ACC55DRST-S273 CONN EDGECARD 110PS DIP .100 SLD
FMC30DRXS CONN EDGECARD 60POS DIP .100 SLD
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
XC5VLX220-3FFG1760C 制造商:Xilinx 功能描述:
XC5VLX220T 制造商:XILINX 制造商全稱:XILINX 功能描述:Virtex-5 Family Overview
XC5VLX220T-1FF1738C 功能描述:IC FPGA VIRTEX-5 220K 1738FBGA RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:Virtex®-5 LXT 產(chǎn)品變化通告:XC4000(E,L) Discontinuation 01/April/2002 標(biāo)準(zhǔn)包裝:24 系列:XC4000E/X LAB/CLB數(shù):100 邏輯元件/單元數(shù):238 RAM 位總計:3200 輸入/輸出數(shù):80 門數(shù):3000 電源電壓:4.5 V ~ 5.5 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 100°C 封裝/外殼:120-BCBGA 供應(yīng)商設(shè)備封裝:120-CPGA（34.55x34.55）
XC5VLX220T-1FF1738I 功能描述:IC FPGA VIRTEX-5 220K 1738FBGA RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:Virtex®-5 LXT 產(chǎn)品變化通告:XC4000(E,L) Discontinuation 01/April/2002 標(biāo)準(zhǔn)包裝:24 系列:XC4000E/X LAB/CLB數(shù):100 邏輯元件/單元數(shù):238 RAM 位總計:3200 輸入/輸出數(shù):80 門數(shù):3000 電源電壓:4.5 V ~ 5.5 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 100°C 封裝/外殼:120-BCBGA 供應(yīng)商設(shè)備封裝:120-CPGA（34.55x34.55）
XC5VLX220T-1FFG1136I 功能描述:IC FPGA VIRTEX-5 220K 1136FBGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:Virtex®-5 LXT 標(biāo)準(zhǔn)包裝:1 系列:Kintex-7 LAB/CLB數(shù):25475 邏輯元件/單元數(shù):326080 RAM 位總計:16404480 輸入/輸出數(shù):350 門數(shù):- 電源電壓:0.97 V ~ 1.03 V 安裝類型:表面貼裝 工作溫度:0°C ~ 85°C 封裝/外殼:900-BBGA，F(xiàn)CBGA 供應(yīng)商設(shè)備封裝:900-FCBGA（31x31） 其它名稱:122-1789
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