參數(shù)資料
型號(hào)： XC4025
廠商： Xilinx, Inc.
英文描述： Logic Cell Array Family
中文描述： 邏輯單元陣列系列
文件頁(yè)數(shù)： 8/22頁(yè)
文件大小： 219K
代理商： XC4025
2-54
XC4000 Logic Cell Array Family
Write Operation
Address write cycle time
16 x 2
32 x 1
16 x 2
32 x 1
16 x 2
32 x 1
16 x 2
32 x 1
16 x 2
32 x 1
both
T
WC
T
WCT
T
WP
T
WPT
T
AS
T
AST
T
AH
T
AHT
T
DS
T
DST
T
DHT
9.0
9.0
5.0
5.0
2.0
2.0
2.0
2.0
4.0
5.0
2.0
8.0
8.0
4.0
4.0
2.0
2.0
2.0
2.0
4.0
5.0
2.0
8.0
8.0
4.0
4.0
2.0
2.0
2.0
2.0
4.0
5.0
2.0
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
Write Enable pulse width (High)
Address set-up time before beginning of WE
Address hold time after end of WE
DIN set-up time before end of WE
DIN hold time after end of WE
Read Operation
Address read cycle time
16 x 2
32 x 1
16 x 2
32 x 1
T
RC
T
RCT
T
ILO
T
IHO
7.0
10.0
5.5
7.5
5.0
7.0
ns
ns
ns
ns
Data valid after address change
(no Write Enable)
6.0
8.0
4.5
7.0
4.0
6.0
Read Operation, Clocking Data into Flip-Flop
Address setup time before clock K
16 x 2
32 x 1
T
ICK
T
IHCK
6.0
8.0
4.5
6.0
4.5
6.0
ns
ns
Read During Write
Data valid after WE going active
(DIN stable before WE)
Data valid after DIN
(DIN change during WE)
16 x 2
32 x 1
16 x 2
32 x 1
T
WO
T
WOT
T
DO
T
DOT
12.0
15.0
11.0
14.0
10.0
12.0
9.0
11.0
9.0
11.0
8.5
11.0
ns
ns
ns
ns
Read During Write, Clocking Data into Flip-Flop
WE setup time before clock K
16 x 2
32 x 1
16 x 2
32 x 1
T
WCK
T
WCKT
T
DCK
T
DCKT
12.0
15.0
11.0
14.0
10.0
12.0
9.0
11.0
9.5
11.5
9.0
11.0
ns
ns
ns
ns
Data setup time before clock K
CLB Switching Characteristic Guidelines (continued)
Testing of the switching parameters is modeled after testing methods specified by MIL-M-38510/605. All devices are 100%
functionally tested. Since many internal timing parameters cannot be measured directly, they are derived from benchmark timing
patterns. The following guidelines reflect worst-case values over the recommended operating conditions. For more detailed, more
precise, and more up-to-date timing information, use the values provided by the XACT timing calculator and used in the simulator.
CLB RAM Option
Speed Grade
-6
-5
-4
Description
Symbol
Min
Max
Min Max
Min Max Units
Note: Timing for the 16 x 1 RAM option is identical to 16 x 2 RAM timing
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PDF描述
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相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
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XC4025E-2HQ304C 功能描述:IC FPGA C-TEMP 5V 2SPD 304-HQFP RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門陣列） 系列:XC4000E/X 標(biāo)準(zhǔn)包裝:1 系列:Kintex-7 LAB/CLB數(shù):25475 邏輯元件/單元數(shù):326080 RAM 位總計(jì):16404480 輸入/輸出數(shù):350 門數(shù):- 電源電壓:0.97 V ~ 1.03 V 安裝類型:表面貼裝 工作溫度:0°C ~ 85°C 封裝/外殼:900-BBGA，F(xiàn)CBGA 供應(yīng)商設(shè)備封裝:900-FCBGA（31x31） 其它名稱:122-1789
XC4025E-2PG223C 功能描述:IC FPGA C-TEMP 5V 2SPD 223-CPGA RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門陣列） 系列:XC4000E/X 標(biāo)準(zhǔn)包裝:1 系列:Kintex-7 LAB/CLB數(shù):25475 邏輯元件/單元數(shù):326080 RAM 位總計(jì):16404480 輸入/輸出數(shù):350 門數(shù):- 電源電壓:0.97 V ~ 1.03 V 安裝類型:表面貼裝 工作溫度:0°C ~ 85°C 封裝/外殼:900-BBGA，F(xiàn)CBGA 供應(yīng)商設(shè)備封裝:900-FCBGA（31x31） 其它名稱:122-1789
XC4025E-2PG299C 功能描述:IC FPGA C-TEMP 5V 2SPD 299-CPGA RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門陣列） 系列:XC4000E/X 標(biāo)準(zhǔn)包裝:1 系列:Kintex-7 LAB/CLB數(shù):25475 邏輯元件/單元數(shù):326080 RAM 位總計(jì):16404480 輸入/輸出數(shù):350 門數(shù):- 電源電壓:0.97 V ~ 1.03 V 安裝類型:表面貼裝 工作溫度:0°C ~ 85°C 封裝/外殼:900-BBGA，F(xiàn)CBGA 供應(yīng)商設(shè)備封裝:900-FCBGA（31x31） 其它名稱:122-1789
XC4025E-3HQ240C 功能描述:IC FPGA 1024 CLB'S 240-HQFP RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門陣列） 系列:XC4000E/X 產(chǎn)品變化通告:XC4000(E,L) Discontinuation 01/April/2002 標(biāo)準(zhǔn)包裝:24 系列:XC4000E/X LAB/CLB數(shù):100 邏輯元件/單元數(shù):238 RAM 位總計(jì):3200 輸入/輸出數(shù):80 門數(shù):3000 電源電壓:4.5 V ~ 5.5 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 100°C 封裝/外殼:120-BCBGA 供應(yīng)商設(shè)備封裝:120-CPGA（34.55x34.55）
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